KR19990014243A - 다이내믹형 반도체 기억 장치 - Google Patents

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KR19990014243A
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Abstract

칩 내에 배치되는 뱅크의 수가 메모리 셀 어레이의 분할수보다 많아진 경우, 칩 사이즈의 증대를 억제하는 것이 곤란하였다.
행 디코더, 워드선 구동 회로 디코더, 센스 앰프 디코더, 이퀄라이즈 신호 디코더를 칩(11) 중앙의 디코더부 RDC0, RDC1에 집중 배치하고, 이들 디코더부 RDC0, RDC1을 각 뱅크 BK0∼BK7에서 공유하고 있다. 각 뱅크 BK0∼BK7의 메모리 셀 블럭 MBLK의 상호간에는 공유 센스 앰프 SS/A가 배치되고, 각 뱅크 BK0∼BK7에는 각각 리던던시 셀 어레이 R/D가 배치되어 있다.

Description

다이내믹형 반도체 기억 장치
본 발명은. 예를 들면 64M비트 DRAM(다이내믹·랜덤·억세스·메모리) 이후의 싱크로너스(Synchronous) DRAM. 램버스(Rambus) DRAM, 싱크링크(SynchLink) DRAM 등의 고속으로 데이타를 전송하는 것이 가능한 DRAM에 적용되며, 독립적으로 동작이 가능한 복수의 뱅크를 갖는 다이내믹형 반도체 기억 장치에 관한 것이다.
DRAM에 뱅크(Bank)의 개념이 도입된 것은 16M비트의 싱크로너스 DRAM부터이다. 이 싱크로너스 DRAM은 도 42에 도시한 바와 같이, 칩 CP 내에 2개의 큰 메모리셀 어레이 M0, M1이 배치되고, 이들 메모리셀 어레이 M0, M1은 각각 뱅크 BK0, BK1로서 할당되어 있다. 각 메모리셀 어레이 M0, M1의 중앙부에는, 공유행 디코더(SRDC)와 워드선 구동 회로(WLD)가 각각 배치되고, 이들 공유 행 디코더와 워드선 구동 회로의 양측에 복수의 메모리 블럭 MBLK가 배치되어 있다. 각 서브어레이 MBLK의 상호 간에는, 인접하는 메모리 블럭에서 공유되는 공유 센스 앰프(SS/A)가 배치되어 있다. 각 메모리셀 어레이 M0, M1에는 열 디코더(CDC)가 각각 설치되고, 이들 열 디코더의 상호 간에는 주변 회로가 배치되어 있다. 이러한 구성의 경우, 비교적 용이하게 각 회로를 배치할 수 있다. 또한, 이후의 도면에 있어서, 도 42와 동일 부분에는 동일 번호를 붙인다.
도 43은 64M비트 싱크로너스 DRAM의 뱅크 구성을 나타내고 있다. 이 DRAM은 4개의 뱅크 BK0, BK1, BK2, BK3을 갖고 있다. 이 구성의 경우, 칩 내의 메모리셀 어레이가 배치되는 영역을 4등분하고, 이들 영역에 각 뱅크를 설정하고 있다. 이 때문에, 각 메모리셀 어레이에 자연스럽게 뱅크를 할당할 수 있다.
도 44는 256M비트 싱크로너스 DRAM의 뱅크 구성을 나타내고 있다. 이 DRAM에서는, 메모리셀 어레이의 분할수보다 많은 8뱅크 구성이 표준적이라고 생각할 수 있다. 또한, 패키지의 핀의 할당은 도 45에 도시한 바와 같이, 패키지의 길이 방향 양단부의 양측에 입출력용의 I/O핀이 예를 들면 8핀씩 배치되고, 중앙부 양측에 행 어드레스 스트로브 /RAS, 열 어드레스 스트로브 /CAS, 판독 인에이블 /WE 등의 커맨드, 및 어드레스 Add를 입력하기 위한 핀이 배치되는 것이 표준화되고 있다. 이에 따라, 동일한 뱅크를 칩의 중앙부에 대해 좌우 대칭으로 할당하도록 되어 있다.
즉, 도 44에 있어서, 칩 CP의 메모리셀 어레이가 배치되는 영역은 2등분되고, 칩 CP의 중앙부에는 길이 방향을 따라 주변 회로(341)가 배치되어 있다. 이 주변 회로(341)의 도시된 상측의 영역에 좌측부터 차례로 뱅크 BK0 내지 BK7이 배치되고, 주변 회로(341)의 도시된 하측의 영역에 우측부터 차례로 뱅크 BK0 내지 BK7이 배치되어 있다. 이 구성의 경우, 동일한 뱅크의 메모리 블럭이 주변 회로(341)를 따라 인접하여 배치되어 있지 않기 때문에, 공유 행 디코더를 채용할 수 없다. 이 때문에, 각 뱅크를 독립적으로 억세스 가능하게 하기 위해, 각 뱅크의 양측에는 행 디코더 RDC와 워드선 구동 회로(도시하지 않음)가 각각 배치되어 있다. 따라서, 인접하는 뱅크의 상호 간에 2개씩 행 디코더와 워드선 구동 회로를 배치할 필요가 있기 때문에, 이들을 배치하기 위한 영역이 커지는 문제를 갖고 있다.
그래서, 도 46에 도시한 바와 같이, 센스 앰프의 배열 방향으로 뱅크를 할당하는 방법도 생각되고 있다. 이 구성의 경우, 동일한 뱅크의 메모리 블럭이 주변 회로(341)를 따라 인접하여 배치되어 있기 때문에, 공유 행 디코더 SRDC를 사용할 수 있다. 그러나, 뱅크의 경계에 있어서, 공유 센스 앰프 SS/A를 사용할 수 없기 때문에, 뱅크의 경계부(굵은 선으로 나타냄)에 각 뱅크에서 사용되는 2개의 센스 앰프 S/A를 각각 배치해야만 한다. 따라서, 뱅크의 경계부의 센스 앰프 영역이 커져, 뱅크의 배열 방향으로 칩 사이즈가 커진다.
또한, 도 46에 도시한 바와 같이 뱅크를 할당한 경우, 플렉시블 리던던시 방식에 의한 불량 행의 구제 효율이 저하하는 결점을 갖고 있다. 여기서, 플렉시블 리던던시 방식이란, 복수의 셀 어레이에 대해, 리던던시 워드선을 배치하는 방식이다.
도 47a는 종래의 뱅크가 할당되어 있지 않는 경우의 셀 어레이에 대한 플렉시블 리던던시 방식을 나타내고 있고, 16M비트의 셀 어레이를 나타내고 있다. 이와 같이, 1M 비트의 셀 어레이 CA가 16개 배열되고, 각 셀 어레이의 상호 간에 공유 센스 앰프 SS/A가 배치되어 있다. 또한, 열 디코더 CDC의 근방에는 복수의 리던던시 워드선을 갖는 리던던시 전용의 리던던시 셀 어레이 R/D가 배치되어 있다. 이 리던던시 셀 어레이 R/D의 규모는, 예를 들면 128K비트 정도이고, 이 리던던시 셀어레이 R/D의 양측에는 센스 앰프 S/A가 배치되어 있다.
상기한 바와 같이, 16개의 셀 어레이에 대해 리던던시 셀 어레이 R/D를 배치함으로써, 16개의 셀 어레이 중 어떤 셀 어레이에 불량 워드선이 있는 경우에 있어서도, 리던던시 셀 어레이 R/D 내의 리던던시 워드선으로 치환할 수 있다. 이와 같이 플렉시블 리던던시 방식의 경우, 1M비트 단위별로 리던던시 워드선을 설치한 경우와 비교하여, 토탈 리던던시 워드선의 수가 같더라도 불량 워드선의 구제 능력이 향상된다.
예를 들면 1M비트 단위로 1개의 리던던시 워드선을 배치한 경우와, 16M 비트 전체에 16개의 워드선을 배치한 경우에서는, 토탈 리던던시 워드선의 수는 같다. 그러나, 1M 비트 단위에 1개의 리던던시 워드선을 배치한 경우, 1M비트 단위로 복수의 불량이 발생하면, 구제가 불가능해 지는데 비해, 16M비트 전체에 16개의 워드선을 배치한 경우에는, 구제가 가능하다.
그런데, 도 46에 도시한 바와 같이 뱅크를 배치한 경우, 각 뱅크를 독립적으로 동작 가능하게 하기 위해, 각 뱅크마다 리던던시 셀어레이 R/D가 배치되어 있지 않으면 안된다. 즉, 도 46에 도시한 구성에 플렉시블 리던던시 방식을 채용하는 경우, 도 47b에 도시한 바와 같이, 1개의 열 디코더로 선택되는 16개의 셀 어레이에 대해, 각 뱅크에 대응하는 4개의 리던던시 셀 어레이 R/D를 설치할 필요가 있다. 이 구성의 경우, 토탈 리던던시 워드선의 갯수가 도 47a의 경우와 마찬가지여도, 각 리던던시 셀 어레이 R/D의 양측에 센스 앰프가 배치되어 있기 때문에, 센스 앰프의 영역이 커져, 칩 사이즈의 증대가 우려된다.
상기한 바와 같이, 칩 내에 배치되는 뱅크의 수가 메모리셀 어레이의 분할수보다 많아진 경우, 공유 행 디코더나, 공유 센스 앰프, 플렉시블 리던던시 방식을 유효하게 사용하는 것이 곤란해져서, 칩 사이즈가 증대가 예상된다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는, 칩 내에 배치되는 뱅크의 수가 메모리셀 어레이의 분할수보다 많아진 경우에 있어서도, 칩 사이즈의 증대를 억제하는 것이 가능한 다이내믹형 반도체 기억 장치를 제공하는 것이다.
본 발명은, 상기 과제를 해결하기 위해, 복수의 뱅크를 갖고, 반도체칩 내에 상기 뱅크의 배열 방향으로 배치된 복수의 셀 어레이와, 상기 각 셀 어레이의 상호 간에 배치되고, 행 어드레스에 따라 상기 각 뱅크 내의 워드선을 선택하기 위한 선택 신호를 출력하는 상기 각 뱅크에서 공유되는 디코더부와, 상기 각 뱅크 상호 간에 배치되고, 뱅크 활성화 신호에 따라 상기 디코더부로부터 출력되는 선택 신호를 래치하는 래치 회로와, 상기 각 뱅크 상호 간에 배치되고, 상기 래치 회로에 래치된 선택 신호에 따라 각 뱅크 내의 워드선을 구동하는 워드선 구동 회로를 구비하고 있다.
또한, 본 발명은, 복수의 뱅크를 갖고, 반도체칩 내에 상기 뱅크의 배열 방향으로 배치된 복수의 셀 어레이와, 상기 각 셀어레이의 상호 간에 배치되고, 행 어드레스에 따라 상기 각 뱅크 내의 워드선의 구동 전압을 생성하기 위한 선택 신호를 출력하는 상기 각 뱅크에서 공유되는 디코더부와, 상기 각 뱅크 상호 간에 배치되고, 각 뱅크 내의 워드선을 구동하는 워드선 구동 회로와, 상기 각 뱅크 상호 간에 배치되고, 뱅크 활성화 신호에 따라 상기 디코더부로부터 출력되는 선택 신호를 래치하는 래치 회로와, 상기 각 뱅크 상호 간에 배치되고, 상기 래치 회로에 래치된 선택 신호에 따라 상기 워드선을 구동하기 위한 구동 전압을 생성하고, 상기 워드선 구동 회로에 공급하는 워드선 구동 전압 생성 회로를 구비하고 있다.
또한, 본 발명은 복수의 뱅크를 갖고, 반도체칩 내에 상기 뱅크의 배열 방향으로 배치된 복수의 셀 어레이와, 상기 각 뱅크에 설치되고, 뱅크의 배열 방향과 직교 방향으로 배치된 복수의 메모리셀 블럭과, 인접하는 양 메모리셀 블럭의 상호 간에 배치되고, 이들 메모리셀 블럭으로부터 판독된 신호를 검출하는 양 메모리셀 블럭에 공유되는 센스 앰프와, 상기 각 셀 어레이의 상호 간에 배치되고, 행 어드레스에 따라 상기 각 센스 앰프를 활성화하기 위한 선택 신호를 출력하는 상기 각 뱅크에서 공유되는 디코더부와, 상기 각 뱅크 상호 간에 배치되고, 뱅크 활성화 신호에 따라 상기 행 디코더로부터 출력되는 선택 신호를 래치하는 래치 회로와, 상기 각 뱅크 상호 간에 배치되고, 상기 래치 회로에 래치된 선택 신호에 따라 각 센스 앰프를 활성화하는 활성화 회로를 구비하고 있다.
또한, 본 발명은 복수의 뱅크를 갖고, 반도체칩 내에 상기 뱅크의 배열 방향으로 배치된 복수의 셀 어레이와, 상기 각 뱅크에 설치되고, 뱅크의 배열 방향과 직교 방향으로 배치된 복수의 메모리셀 블럭과, 인접하는 양 메모리셀 블럭의 상호 간에 배치되고, 이들 메모리 셀 블럭으로부터 판독된 신호를 검출하는 양 메모리셀 블럭에 공유되는 센스 앰프와, 이 센스 앰프와 상기 메모리셀 블럭의 비트선쌍을 접속하는 트랜지스터쌍과, 상기 비트선쌍의 전위를 이퀄라이즈하는 이퀄라이즈 회로와, 상기 각 셀 어레이의 상호 간에 배치되고, 행 어드레스에 따라 상기 트랜지스터쌍 및 이퀄라이즈 회로를 활성화하기 위한 선택 신호를 출력하는 상기 각 뱅크에서 공유되는 디코더부와, 상기 각 뱅크 상호 간에 배치되고, 뱅크 활성화 신호에 따라 상기 행 디코더로부터 출력되는 선택 신호를 래치하는 래치 회로와, 상기 각 뱅크 상호 간에 배치되고, 상기 래치 회로에 래치된 선택 신호에 따라 상기 트랜지스터쌍 및 이퀄라이즈 회로를 구동하는 구동 회로를 생성하는 구동 회로를 구비하고 있다.
상기 선택 신호는 펄스 신호이다.
상기 선택 신호는 전원 전압 레벨이다.
상기 각 뱅크는 뱅크의 배열 방향과 직교 방향으로 배치된 복수의 메모리셀 블럭과, 인접하는 양 메모리셀 블럭의 상호 간에 배치되고, 이들 메모리셀 블럭으로부터 판독된 신호를 검출하는 양 메모리셀 블럭에 공유되는 센스 앰프를 갖고 있다.
상기 각 뱅크는 각 메모리셀 블럭의 불량 행을 구제하는 리던던시 셀 어레이와, 상기 불량 행의 어드레스를 기억하는 기억 회로와, 상기 행 어드레스와 상기 기억 회로에 기억된 불량 행의 어드레스를 비교하여, 이들이 일치한 경우 일치 신호를 출력하는 어드레스 비교 회로와, 상기 어드레스 비교 회로로부터 상기 일치 신호가 출력된 경우, 상기 리던던시 셀 어레이를 선택 가능하게 함과 동시에, 상기 뱅크 활성화 신호를 비활성으로 하여 상기 메모리셀 블럭의 선택을 금지하는 회로를 갖고 있다.
상기 구동 회로로부터 출력되는 구동 신호는, 상기 메모리 셀 블럭의 이퀄라이즈 회로에 공급됨과 동시에, 이 메모리셀 블럭의 양 옆에 위치하는 메모리셀 블럭의 트랜지스터쌍으로 공급된다.
상기 각 뱅크의 상기 각 메모리셀 블럭은, 뱅크의 배열 방향에 제1, 제2 서브 메모리셀 블럭으로 분할되고, 이들 제1, 제2 서브 메모리셀 블럭의 상호 간에 상기 래치 회로 및 워드선 구동 회로가 배치되어 있다.
상기 워드선 구동 회로는 상기 메모리셀 블럭의 뱅크 배열 방향 양측에 배치되어 있다.
상기 선택 신호가 전송되는 제1 배선과 상기 뱅크 활성화 신호가 전송되는 제2 배선은 상호 직교하여 배치되어 있다.
도 1은 본 발명의 제1 실시 형태를 도시한 것으로, 반도체 칩의 레이아웃을 도시하는 평면도.
도 2는 도 1의 주요부를 도시하는 것으로, 뱅크와 행 디코더부를 도시하는 구성도.
도 3은 도 2의 주요부를 도시하는 구성도.
도 4는 행 디코더의 구성을 도시한 회로도.
도 5는 도 4의 동작을 나타내는 타이밍차트.
도 6은 워드선 구동 회로와 래치 회로의 일부를 도시한 회로도.
도 7은 도 6의 동작을 나타내는 타이밍차트.
도 8은 워드선 구동 회로 디코더를 도시한 회로도.
도 9는 워드선 구동 전압 발생 회로를 도시한 회로도.
도 10은 도 9의 동작을 나타내는 타이밍차트.
도 11은 센스 앰프 디코더의 구성을 도시한 회로도.
도 12는 센스 앰프 디코더의 구성을 도시한 회로도.
도 13은 센스 앰프 활성화 신호 발생 회로를 도시한 회로도.
도 14는 공유 센스 앰프를 도시한 회로도.
도 15는 센스 앰프 활성화 신호 발생 회로의 동작을 나타내는 타이밍차트.
도 16은 센스 앰프 활성화 신호 발생 회로의 동작을 나타내는 타이밍차트.
도 17은 이퀄라이즈 신호 디코더를 도시한 회로도.
도 18은 EQL, φT 신호 발생 회로를 도시한 회로도.
도 19는 이퀄라이즈 신호와 타이밍 신호를 각 센스 앰프로 공급하는 배선의 배치를 도시하는 구성도.
도 20은 공유 센스 앰프의 구성을 도시한 회로도.
도 21은 도 17, 도 18, 도 20에 도시하는 회로의 동작을 설명하기 위해 도시하는 타이밍차트.
도 22는 열 어드레스의 할당을 설명하기 위해 도시하는 도면.
도 23은 행 어드레스의 할당을 설명하기 위해 도시하는 도면.
도 24는 행 어드레스의 디코드 방식을 설명하기 위해 도시하는 도면.
도 25는 행 어드레스 프리디코더의 구성을 설명하기 위해 도시하는 도면.
도 26은, 도 26a는 뱅크 활성화 신호 발생 회로를 도시한 회로도, 도 26b는 뱅크 프리차지 신호 발생 회로를 도시한 회로도.
도 27은 행 어드레스 프리디코더의 개략적인 동작을 나타내는 타이밍차트.
도 28은 불량 어드레스 기억부의 일부를 도시한 회로도.
도 29는 불량 어드레스 기억부의 일부를 도시한 회로도.
도 30은 도 29의 동작을 나타내는 타이밍차트.
도 31은 어드레스 비교 회로의 일부를 도시한 회로도.
도 32는 도 31의 동작을 나타내는 타이밍차트.
도 33은 리던던시 워드선 구동 회로의 구성을 도시한 회로도.
도 34는 리던던시 셀 어레이용의 이퀄라이즈 신호 발생 회로를 도시한 회로도.
도 35는 리던던시용 센스 앰프 구동 회로를 도시한 회로도.
도 36은 리던던시 셀 어레이용 센스 앰프를 도시한 회로도.
도 37은 본 발명의 제2 실시 형태를 나타내는 것으로, 반도체 칩의 레이아웃을 도시하는 평면도.
도 38은 도 37의 배선 구성을 개략적으로 도시하는 평면도.
도 39는 도 38의 주요부를 도시하는 것으로, 배선 구성을 개략적으로 나타낸 평면도.
도 40은 뱅크 내에서의 워드선 구동 회로와 래치 회로를 도시한 회로도.
도 41은 뱅크 상호간에 있어서의 워드선 구동 회로와 래치 회로를 도시한 회로도.
도 42는 종래의 싱크로너스 DRAM의 뱅크 구성을 개략적으로 도시하는 평면도.
도 43은 종래의 싱크로너스 DRAM의 뱅크 구성을 개략적으로 도시하는 평면도.
도 44는 종래의 싱크로너스 DRAM의 뱅크 구성을 개략적으로 도시하는 평면도.
도 45는 패키지의 핀의 할당을 도시하는 평면도.
도 46은 종래의 싱크로너스 DRAM의 뱅크 구성을 개략적으로 도시하는 평면도.
도 47은 플랙시블 리던던시 방식을 설명하기 위해 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명
11 : 칩
12 : 주변 회로
21 : 디코더 영역
22, 25, 26, 27 : 배선군
23 : 신호 발생 회로 영역
24 : 디코더 영역
28 : DQ 버퍼
29 : 불량 어드레스 기억부
30 : 어드레스 비교 회로
M0∼M3 : 셀 어레이
BK0∼BK3 : 뱅크
CDC : 열 디코더,
RDC0, RDC1 : 행 디코더부
RDC : 행 디코더,
RAPD : 행 어드레스 프리디코더
WLD : 워드선 구동 회로,
LT : 래치 회로,
MBLK : 메모리 블럭
SS/A : 공유 센스 앰프
BACT : 뱅크 활성화 신호
BPRCH : 뱅크 프리차지 신호
MWLn : 메인 워드선,
SENPn, n+1, SEPPn, n+1 … : 센스 앰프 인에이블 펄스 신호
MWDRVnj : 메인 워드선 구동 펄스 신호
EQLPn : 이퀄라이즈 펄스 신호
R/D : 리던던시 셀 어레이
RWLD : 리던던시 워드선 구동 회로
RS/A : 리던던시 셀 어레이 전용의 센스 앰프
A0R, /A0R∼A15R, /A15R : 행 어드레스
A0C∼A11C : 열 어드레스.
/RSPblk : 일치 검출 신호.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시 형태를 나타낸 것으로, 반도체칩의 레이아웃을 개략적으로 나타내고 있다. 이 예는 도 44와 마찬가지로, 뱅크가 행 방향으로 할당되어 있다. 이 경우, 단순히 뱅크를 할당하면, 상술한 바와 같이 행 디코더를 공유할 수 없고, 각 뱅크의 양단에 각각 행 디코더를 배치하게 되어 칩 사이즈가 증대한다. 그래서, 본 발명에서는, 행 디코더를 구성하는 디코드부와 워드선 구동 회로를 분리하여 행 디코더를 칩의 중앙부에 배치하고, 워드선 구동 회로를 각 뱅크의 양측에 배치하고 있다.
즉, 도 1에 있어서, 칩(11) 내에는 4개의 셀 어레이 M0, M1, M2, M3이 배치되고, 각 셀 어레이 M0 내지 M3에는 각각 4개의 뱅크가 할당되어 있다. 예를 들면 셀 어레이 M0에는 도시한 좌측부터 차례로 뱅크 BK0 내지 BK3이 할당되고, 셀 어레이 M1에는 도시 우측부터 차례로 뱅크 BK0 내지 BK3이 할당되어 있다 . 셀 어레이 M2에는 도시 좌측부터 차례로 뱅크 BK4 내지 BK7이 할당되고, 셀 어레이 M3에는 도시 우측부터 차례로 뱅크 BK4 내지 BK7가 할당되어 있다. 각 뱅크의 칩 중앙측에는 열 디코더 CDC가 배치되어 있다. 뱅크 BK0 내지 BK3의 각 열 디코더 CDC와 뱅크 BK4 내지 BK7의 각 열 디코더 CDC의 상호 간에는, 주변 회로(12)가 배치되어 있다.
상기 셀 어레이 M0과 셀 어레이 M1의 상호 간, 및 상기 셀 어레이 M2와 셀 어레이 M3의 상호 간에는, 각각 행 디코더부 RDC0, RDC1이 배치되어 있다. 행 디코더부 RDC01은 BK0 내지 BK3에서 공유되고, 행 디코더부 RDC1은 BK4 내지 BK7에서 공유되어 있다. 행 디코더부 RDC0, RDC1은 디코드부만을 갖고, 워드선 구동 회로 WLD는 각 뱅크의 양측에 배치되어 있다. 이들 워드선 구동 회로WLD는 후술하는 바와 같이, 행 디코더부 RDC0, RDC1으로부터 출력되는 신호를 보유하는 래치 회로 LT를 갖고 있다.
각 뱅크는, 예를 들면 16개의 메모리 블럭 MBLK, 및 리던던시 셀 어레이(도1에는 도시하고 않지 않음)를 포함하고, 각 메모리 블럭 MBLK의 상호 간에는 공유센스 앰프 SS/A가 배치되어 있다.
상기 주변 회로(12)는 어드레스 버퍼 회로, 뱅크 활성화 신호 BACT를 발생하는 뱅크 활성화 신호 발생 회로, 뱅크 프리차지 신호 BPRCH를 발생하는 뱅크 프리차지 신호 발생 회로 등을 포함하고 있다.
도 2는 도 1의 뱅크 BKb(예를 들면 b=1)와 행 디코더부 RDC0의 구성을 나타내고 있다. 그 밖의 뱅크의 구성도 뱅크 BKb와 거의 마찬가지이다. 또한, 행 디코더부 RDC1 측의 구성도 도 2와 마찬가지이다. 도 3은 도 2에 도시한 뱅크 BKb 에 있어서의 하나의 메모리 블럭 및 그 주변의 구성을 나타내고 있다.
행 디코더부 RDC0에는 각 뱅크의 메모리 블럭 MBLK에 대응하여 행 디코더 RDC가 배치되어 있다. 각 행 디코더 RDC는 어드레스 신호에 따라 복수의 메인 워드선 MWLn 중에서 1개를 선택한다. 이들 메인 워드선 MWLn은 각 뱅크 BK0 내지 BK3의 각 메모리 블럭 상에 배치되어 있다. 각 메모리 블럭 MBLK에는 64개의 메인 워드선, 512개의 워드선이 배치되어 있다.
상기 각 행 디코더 RDC의 양측에는 각 뱅크의 공유 센스 앰프 SS/A에 대응하여, 디코더 영역(21)이 배치되어 있다. 이들 디코더 영역(21)에는, 후술하는 워드선 구동 회로 디코더, 센스 앰프 디코더, 이퀄라이즈 신호 디코더가 배치된다. 상기 워드선 구동 회로 디코더는 복수의 워드선 구동 전압 WDRVnbj를 생성하기 위한 메인 워드선 구동 펄스 신호 MWDRVnj를 생성한다. 상기 센스 앰프 디코더는 센스 앰프를 활성화하기 위한 센스 앰프 인에이블 펄스 신호 SENPn, n+1, SEPPn, n+1을 생성한다. 상기 이퀄라이즈 신호 디코더는 비트선을 이퀄라이즈하기 위한 이퀄라이즈 펄스 신호 EQLPn을 생성한다.
각 디코더 영역(21)에는 배선군(22)이 접속되고, 이들 배선군(22)은 각 뱅크 BK0 내지 BK3의 각 공유 센스 앰프 SS/A, 및 신호 발생 회로 영역(23) 상에 배치되어 있다. 각 디코더로부터 출력되는 상기 메인 워드선 구동 펄스 신호MWDRVnj, MWDRVn+1j, 센스 앰프 인에이블 신호 SENPn, n+1, SEPPn, n+1, 이퀄라이즈 펄스 신호 EQLPn은 배선군(22)을 통해, 공유 센스 앰프 SS/A, 워드선 구동 전압 발생 회로에 공급된다.
또, 비트선과 센스 앰프와의 상호 간에 접속되고, 비트선과 센스 앰프를 접속하거나, 분리하기 위한 아이솔레이션 트랜지스터를 제어하기 위한 타이밍 신호 φT는, 후술하는 바와 같이 이퀄라이즈 펄스 신호 EQLPn으로부터 생성된다.
행 디코더 RDC0의 주변 회로(12) 측의 단부에는, 행 어드레스 프리디코더 RAPD가 배치되고, 이 행 어드레스 프리디코더 RAPD, 각 디코더 영역(21), 및 각 행 디코더 RDC 상에는 배선군(26, 27)이 배치되어 있다.
상기 행 어드레스 프리디코더 RAPD는, 상기 주변 회로(12)로부터 공급되는 어드레스 신호 A3R, /A3R 내지 A15R, /A15R을 프리디코드한다. 이 디코드 출력 신호, 및 어드레스 신호 A0R, /A0R 내지 A2R, /A2R, 메모리 블럭을 선택하는 행 블럭 선택 신호 RSLn은 배선군(26)을 통해 상기 행 디코더 RDC나 디코더 영역(21)에 설치된 각종 디코더에 공급된다. 상기 주변 회로(12)로부터 공급되는 프리차지 신호 PRCH, 센스 앰프 활성화 신호 SEN, SEP는 상기 배선군(27)을 통해 상기 디코더 영역(21)에 설치된 각종 디코더에 공급된다.
상기 배선군(26)에는, 상기 주변 회로(12)로부터 프리 차지 신호 PRCH, N채널 트랜지스터에 의해 구성된 센스 앰프를 활성화하기 위한 센스 앰프 활성화 신호 SEN, P채널 트랜지스터에 의해 구성된 센스 앰프를 활성화하기 위한 센스 앰프 활성화 신호 SEP가 공급되어 있다. 이들 신호는 상기 행 디코더 RDC나 디코더 영역(21)에 설치된 각종 디코더에 공급된다.
한편, 도 2, 도 3에 도시한 바와 같이, 뱅크 BKb에 있어서, 각 메모리 블럭MBLK의 메인 워드선 MWLn 방향 양측에는, 상기 워드선 구동 회로 WLD 및 래치 회로 LT가 배치되어 있다. 이들 래치 회로 LT는 상기 메인 워드선 MWLn을 통해 상기 행 디코더부 RDC0으로부터 공급되는 메인 워드선 선택 신호를 보유하고, 상기 워드선 구동 회로 WLD는 상기 래치 회로 LT에 기억된 메인 워드선 선택 신호에 따라, 대응하는 복수 라인의 워드선 WL을 선택한다. 각 메모리 블럭 MBLK는 소위 더블 엔드 워드선 방식이 채용되고, 워드선 WL은 메모리 블럭 MBLK의 양단에 배치된 워드선 구동 회로 WLD에 1개 걸러 교대로 접속되어 있다.
각 워드선 구동 회로 WLD 및 래치 회로 LT의 상기 메인 워드선 MWLn과 직교하는 방향의 양측에는 신호 발생 회로 영역(23)이 배치되어 있다. 각 신호 발생 회로(23)에는 워드선 구동 전압 발생 회로, 센스 앰프 구동 회로, 이퀄라이즈신호 EQL과 타이밍 신호 φT를 발생하는 EQL, φT 신호 발생 회로가 배치되어 있다. 이들 워드선 구동 전압 발생 회로, 센스 앰프 구동 회로, EQL, φT 신호 발생 회로는 상기 배선군(22)을 통해 상기 디코더 영역(21)으로부터 출력되는 메인 워드선 구동 펄스 신호 MWDRVnj, 센스 앰프 인에이블 펄스 신호 SENPn, n+1, SEPPn, n+1, 이퀄라이즈 펄스 신호 EQLn에 따라, 후술하는 워드선 구동 전압WDRVnbj, 센스 앰프 활성화 신호, 이퀄라이즈 신호 EQLn, 타이밍 신호 φTn을 발생한다. 상기 워드선 구동 전압 WDRVnbj는 인접하는 상기 워드선 구동 회로WLD에 공급되고, 센스 앰프 활성화 신호, 이퀄라이즈 신호 EQLn, 타이밍 신호 φTn은 인접하는 공유 센스 앰프 SS/A에 공급된다.
뱅크 BKb의 각 메모리 블럭 MBLK, 및 공유 센스 앰프 SS/A 상에는 복수의 열 선택선 CSL이 배치되고, 이들 열 선택선 CSL은 상기 열 디코더 CDC에 의해 선택된다. 이 열 디코더 CDC에는 주변 회로(12)로부터 어드레스 신호가 공급되고 있다. 각 메모리 블럭 MBLK 내에는 상기 열 선택선 CSL을 따라 비트선쌍 BL, /BL이 배치되고, 이들 비트선과 상기 워드선 WL의 교점에 메모리셀이 배치되어 있다.
각 메모리 블럭 MBLK에 있어서, 비트선 쌍 BL, /BL과 직교하는 방향에는, 이들 비트선쌍 BL, /BL에 선택적으로 접속되고, 비트선쌍 BL, /BL에 판독된 데이타를 전송하는 데이타선 DQ, /DQ가 배치되어 있다. 또한 뱅크 BKb 내에는 상기 데이타선 DQ, /DQ와 직교 방향으로 메인 데이타선 MDQ, /MDQ가 배치되어 있다. 이들 메인 데이타선 MDQ, /MDQ는 상기 데이타선 DQ, /DQ에 선택적으로 접속되고, 데이타선 DQ, /DQ의 데이타는 DQ 버퍼(28)로 전송된다.
상기 열 디코더 CDC의 워드선 방향 양단부에는 디코더 영역(24)이 배치되어 있다. 이 디코더 영역(24)에는 후술하는 열 어드레스 프리디코더, 뱅크 선택 신호 발생 회로가 설치되어 있다.
상기 열 디코더 CDC의 근방에는, 뱅크 BKb 내의 불량 워드선을 구제하기 위한 리던던시 셀 어레이 R/D가 설치되어 있다. 이 리던던시 셀 어레이 R/D의 워드선 방향 양단부에는 리던던시 워드선을 구동하기 위한 리던던시 워드선 구동 회로 RWLD로부터 배치되고, 열 선택선 방향 양단부에는 리던던시 셀 어레이 전용의 센스 앰프 RS/A가 배치되어 있다.
불량 어드레스 기억부(29)는, 예를 들면 퓨즈로 이루어지는 기억 소자를 포함하고, 불량 행 어드레스를 기억하고 있다. 이 불량 어드레스 기억부(29)에는 어드레스 비교 회로(30)가 접속되어 있다. 이 어드레스 비교 회로(30)는 상기 주변 회로로부터 공급되는 행 어드레스와 불량 어드레스 기억부(29)에 기억되어 있는 불량 행 어드레스를 비교하고, 이들이 일치한 경우, 상기 리던던시 워드선 구동 회로 RWLD를 통해 리던던시 셀 어레이 R/D의 워드선을 활성화한다. 이와 함께, 메모리 블럭MBLK를 비선택으로 한다.
상기 디코더 영역(24), 상기 리던던시 워드선 구동 회로 RWLD, 신호 발생 회로 영역(23), 워드선 구동 회로 WLD 및 래치 회로 LT 상에는 배선군(25)이 배치되어 있고, 이들 배선군(25)에는 상기 주변 회로(12)에 의해 뱅크 활성화 신호 BACT, 및 뱅크 프리차지 신호 BPRCH가 공급되고 있다.
도 2, 도 3에 있어서, 비트선쌍 BL, /BL은 예를 들면 텅스텐으로 이루어지는 제1층 메탈 배선(M0)에 의해 형성되고, 메모리셀에 션트된 워드선 WL은 폴리실리콘과, 이것에 분로된 제2층 메탈 배선(M1)에 의해 구성되고, 데이타선 DQ, /DQ는 제2층 메탈 배선(M1)으로 구성되어 있다. 또한, 열 선택선 CSL, 메인 데이타선MDQ, /MDQ, 배선군(26, 27)은 제3층 메탈 배선(M2)에 의해 구성되고, 메인 워드선MWLn, 배선군(22)은 제4층 메탈 배선(M3)으로 구성되어 있다. 제2 내지 제4층메탈 배선(M1, M2, M3)은 예를 들면 알루미늄이다. 배선 구성은, 이것에 한정되는 것이 아니라, 예를 들면 배선(M2, M3)을 교체시켜 사용하는 것도 가능하다.
도 4는 상기 행 디코더부를 구성하는 행 디코더 RDC의 구성을 나타내고 있다. 도 4에 있어서, 전원 Vcc가 공급되는 단자(41a)와 접지 간에는 P채널 MOS 트랜지스터(이하, PMOS 트랜지스터라 칭함: 41b), N 채널 MOS 트랜지스터(NMOS 트랜지스터라 칭함: 41c, 41d, 41e)가 직렬 접속되어 있다. 상기 PMOS 트랜지스터(41b)의 게이트에는 상기 프리차지 신호 PRCH가 공급되고, NMOS 트랜지스터(41c, 41d)의 게이트에는, 상기 행 어드레스 프리디코더 RAPD 출력되는 신호 XAi, XBj가 각각 공급된다. 상기 n채널 트랜지스터(41e)의 게이트에는 상기 행 블럭 선택 신호RSLn이 공급되고 있다.
상기 PMOS 트랜지스터(41b)와 NMOS 트랜지스터(41c)의 접속 노드 N1은 NOR 회로(41f)의 한쪽 입력단에 접속되어 있다. 이 접속 노드 N1과 NOR 회로(41f)의 다른쪽 입력단의 상호 간에는 인버터 회로(41g, 41h, 41i)가 직렬 접속되어 있다. 전원 Vc가 공급되는 단자(41j)와 상기 접속 노드 N1의 상호 간에는 PMOS 트랜지스터(41k)의 전류 통로가 접속되고, 이 트랜지스터(41k)의 게이트는 상기 인버터 회로(41g, 41h)의 접속 노드에 접속되어 있다. 상기 인버터 회로(41g, 41h)는지연 회로(411)를 구성하고, PMOS 트랜지스터(41k)는 인버터 회로(41g)와 함께 래치 회로를 구성하고 있다.
상기 구성에 있어서, 도 5를 참조하여 동작에 대해 설명한다. 도 5는 이 실시 형태를 싱크로너스 DRAM에서 뱅크를 연속하여 활성화하는 경우를 나타내고 있다.
클럭 신호 CLK에 동기하여 각 뱅크에 대한 커맨드가 순차 공급된다. 이 커맨드는, 예를 들면 클럭 신호 CLK에 동기하여 칩 외부로부터 공급되는/RAS, /CAS의 레벨에 의해 설정된다. 뱅크 BK0에 대한 활성화의 커맨드 BA0이 공급되기 전의 상태에 있어서, 프리차지 신호 PRCH는 로우 레벨로 되어 있고, PMOS 트랜지스터(41b)는 온으로 되어 있다. 이 때문에, NOR 회로(41f)의 한쪽 입력단은 하이 레벨, 다른쪽 입력단은 로우 레벨로 되어 있고, 출력 신호 MWLnk는 로우 레벨로 되어 있다.
이 상태에 있어서, 우선 뱅크 BK0을 활성화하기 위한 커맨드 BA0이 공급되면, 프리차지 신호 PRCH가 하이 레벨로 되고, PMOS 트랜지스터(41b)가 오프로 된다. 행 디코더부에 있어서, 각 행 디코더 RDC는 뱅크 BK0에 대한 행 블럭 선택 신호 RSLn이 하이 레벨로 되고, 행 어드레스 프리디코더 RAPD로부터 출력되는 신호 XAi, XBj가 모두 하이 레벨로 되면, NMOS 트랜지스터(41c, 41d, 41e)가 전부 온으로 되어 NOR 회로(41f)의 한쪽 입력단이 로우 레벨로 된다. 이 때, NOR 회로(41f)의 다른쪽 입력단은 지연 회로(411)의 작용에 의해 로우 레벨로 유지되어 있기 때문에, NOR 회로(41f)의 출력단으로부터 출력되는 신호 MWLnk는 하이 레벨로 된다.
이 후, NOR 회로(41f)의 출력 신호 MWLnk는 지연 회로(411)에 설정된 지연 시간 DT가 경과하면 로우 레벨로 된다.
이와 같이 하여, 행 어드레스 프리디코더 RAPD에 의해 선택된 행 디코더 RDC로부터 메인 워드선 MWLn에 펄스형의 선택 신호 MWLnk가 출력된다. 즉, 메인 워드선 MWLn은 뱅크를 활성화하고 있는 동안에는 항상 선택 상태로는 되지 않고, 단시간만 선택된다. 상기 선택 신호 MWLnk의 레벨은 전원 전압 VCC이다.
이 후, 예를 들면 뱅크 BK1을 활성화하기 위한 커맨드 BA1이 공급되면, 뱅크 BK1의 메인 워드선이 선택 신호 MWLm1에 따라 선택된다. 상기 뱅크 BK0에 대한 데이타의 판독 동작은, 예를 들면 뱅크 BK1의 활성화 후, 뱅크 BK0의 프리차지 전에 실행된다.
도 6은 예를 들면 뱅크 BK0과 뱅크 BK1의 경계부에 설치된 워드선 구동 회 로 WLD와 래치 회로 LT의 일부의 회로 구성을 나타내고 있다. 뱅크 BK0의 워드선 구동 회로 WLD0에 있어서, 인버터 회로 I00, I01, I02, I03을 구성하는 PMOS 트랜지스터(61a, 61b, 61c, 61d)의 소스에는 상기 워드선 구동 전압 발생 회로에 의해 발생된 워드선 구동 전압 WDRVnb0 내지 WDRVnb3이 각각 공급되어 있다. 이들 PMOS 트랜지스터(61a, 61b, 61c, 61d)의 드레인은 워드선 WL00 내지 WL03에 접속됨과 동시에, NMOS 트랜지스터(61e, 61f, 61g, 61h)의 드레인에 각각 접속되어 있다. 이들 NMOS 트랜지스터(61e, 61f, 61g, 61h)의 소스는 각각 접지되어 있다. 상기 워드선 WL00 내지 WL03에는 NMOS 트랜지스터(61i, 61j, 61k, 61l)의 드레인이 접속되어 있다. 이들 NMOS 트랜지스터(611, 61j, 61k, 61l)의 소스는 접지되고, 게이트에는 상기 워드선 구동 전압 WDRVnb0 내지 WDRVnb3과 상보적인 워드선 구동전압/WDRVnb0 내지 /WDRVnb3이 각각 공급되어 있다. 상기 워드선 WL00 내지 WL03의 상호 간에는, 워드선 WL04 내지 WL07이 각각 배치되어 있다. 이들 워드선 WL04 내지 WL07은 뱅크 BK0에 설치된 도시되지 않은 워드선 구동 회로에 의해 구동된다.
또한, 뱅크 BK0의 래치 회로 LT0에 있어서, 인버터 회로 I04와 I05는 직렬 접속되어 있다. 이 인버터 회로 I04의 입력단과, 인버터 회로 I05의 출력단은 상기 인버터 회로 I00 내지 I03을 구성하는 PMOS 트랜지스터(61a 내지 61d), NMOS 트랜지스터(61e 내지 61h)의 각 게이트에 접속되어 있다. 또한, PMOS 트랜지스터(61m)의 소스에는 전원 전압 VPP가 공급된다. 이 전원 전압 VPP는 전원 전압 VCC를 승압한 전압이다. 이 PMOS 트랜지스터(61m)의 게이트에는, 뱅크 프리차지 신호 BPRCHb가 공급되고, 드레인은 상기 인버터 회로 I04의 입력단에 접속되어 있다. 이 PMOS 트랜지스터(61m)의 드레인과 인버터 회로 I04의 입력단이 접속되는 접속 노드 N00과 접지 간에는, NMOS 트랜지스터(61n, 61o)가 직렬 접속된다. NMOS 트랜지스터(61n)의 게이트에는 뱅크 활성화 신호 BACTb가 공급되고, NMOS 트랜지스터(61o)의 게이트에는 상기 메인 워드선 MWL0이 접속되어 있다.
또, 이후의 도면에 있어서, 인버터 회로 I04, I05와 같이, 출력단에 이중원(◎)으로 표시한 논리 회로는 전원이 VPP이다.
한편, 뱅크 BK1의 워드선 구동 회로 WLD1에 있어서, 인버터 회로 I10, I11, I12, I13을 구성하는 PMOS 트랜지스터(62a, 62b, 62c, 62d)의 소스에는 상기 워드선 구동 전압 발생 회로에 의해 발생된 워드선 구동 전압 WDRVnb' 0 내지 WDRVnb '3이 각각 공급되어 있다. 이들 PMOS 트랜지스터(62a, 62b, 62c, 62d)의 드레인은 워드선 WL10 내지 WL13에 접속됨과 동시에, NMOS 트랜지스터(62e, 62f, 62g, 62h)의 드레인에 각각 접속되어 있다. 이들 NMOS 트랜지스터(62e, 62f, 62g, 62h)의 소스는 각각 접지되어 있다. 상기 워드선 WL10 내지 WL13에는 NMOS 트랜지스터(62i, 62j, 62k, 62l)의 드레인이 접속되어 있다. 이들 NMOS 트랜지스터(62i, 62j, 62k, 62l)의 소스는 접지되고, 게이트에는 상기 워드선 구동 전압 WDRVnb' 0 내지 WDRVnb' 3과 상보적인 워드선 구동 전압/WDRVnb' 0 내지 /WDRVnb' 3이 각각 공급되어 있다. 상기 워드선 WL10 내지 WL13의 상호 간에는, 워드선 WL14 내지 WL17이 각각 배치되어 있다. 이들 워드선 WL14 내지 WL17은 뱅크 BK1에 설치된 도시하지 않은 워드선 구동 회로에 의해 구동된다.
또한, 뱅크 BK1의 래치 회로 LT1에 있어서, 인버터 회로 I14와 I15는 직렬 접속되어 있다. 이 인버터 회로 I14의 입력단과, 인버터 회로 I15의 출력단은 상기 인버터 회로 I10 내지 I13을 구성하는 PMOS 트랜지스터(62a 내지 62d), NMOS 트랜지스터(62e 내지 62h)의 각 게이트에 접속되어 있다. 또한, PMOS 트랜지스터(62m)의 소스에는 전원 전압 VPP가 공급되어 있다. 이 PMOS 트랜지스터(62m)의 게이트에는, 뱅크 프리차지 신호 BPRCHb'가 공급되고, 드레인은 상기 인버터 회로I14의 입력단에 접속되어 있다. 이 PMOS 트랜지스터(62m)의 드레인과 인버터 회로 I14의 입력단이 접속되는 접속 노드 N10과 접지 간에는, NMOS 트랜지스터(62n, 62o)가 직렬 접속된다. NMOS 트랜지스터(62n)의 게이트에는 뱅크 활성화 신호BACTb'가 공급되고, NMOS 트랜지스터(62o)의 게이트에는 상기 메인 워드선MWL0이 접속되어 있다.
상기 구성에 있어서, 도 7을 참조하여, 워드선 구동 회로와 래치 회로의 동작에 대해 설명한다. 클럭 신호 CLK에 동기하여, 예를 들면 뱅크 BK0을 활성화하기 위한 커맨드 BA0이 공급되면, 상술한 바와 같이, 행 디코더 RDC는 프리차지 신호PRCH, 어드레스 신호 XAi, XBj에 따라 메인 워드선 MWLnk(이 경우, MWL0)가 선택된다.
이 때, 뱅크 프리차지 신호 BPRCHb는 하이 레벨, BPRCHb'는 로우 레벨이기 때문에, PMOS 트랜지스터(61m)는 오프, PMOS 트랜지스터(62m)는 온이고, 뱅크 활성화 신호 BACTb는 하이 레벨, BACTb'는 로우 레벨이기 때문에, NMOS 트랜지스터(61n, 61o)가 온으로 되어, 접속 노드 N00이 로우 레벨로 된다. 이 때문에, 래치 회로 LT0은 반전하여, 인버터 회로 I05의 출력단이 로우 레벨로 된다. 또한, NMOS 트랜지스터(62n)는 오프 상태 그대로 있기 때문에, 접속 노드 N10은 하이 레벨로 유지된다.
상기 인버터 회로 I05의 출력단이 로우 레벨로 되면, 인버터 회로 I00 내지 I03을 구성하는 PMOS 트랜지스터(61a 내지 61d)가 온으로 된다. 이 때, 워드선 구동 전압 발생 회로에 의해 워드선 구동 전압 WDRVnbj(j = 0 내지 3) 중 하나가 하이 레벨로 되어 있고, 이 워드선 구동 전압 WDRVnbj가 온 상태의 PMOS 트랜지스터(61a 내지 61d)를 통해 워드선에 공급된다. 따라서, 하나의 메모리 블럭 내에서, 하나의 워드선이 선택된다.
이 상태에 있어서, 후술하는 비트선이 선택되고, 이들 워드선 및 비트선에 의해 선택된 메모리셀에 대해 데이타의 판독이 실행된다. 계속해서, 뱅크 BK1에 대해 마찬가지의 동작이 행해진 후, 뱅크 BK0에 대한 프리차지의 커맨드 BP0이 제어부에 공급되면, 뱅크 프리차지 신호 BPRCHb가 로우 레벨로 된다. 그렇게 하면, PMPS 트랜지스터(61m)가 온으로 되고, 래치 회로 LT0이 반전하여, 인버터 회로 I05가 하이 레벨로 된다. 이 때문에, PMOS 트랜지스터(61a 내지 61d)가 오프로 되어, 워드선이 비선택 상태로 된다. 이와 함께, 워드선 구동 전압 발생 회로에 발생되는 워드선 구동 전압 WDRVnbj(j = 0 내지 3)가 로우 레벨, /WDRVnbj (j = 0 내지 3)이 하이 레벨로 된다. 이 때문에, NMOS 트랜지스터(61i 내지 61l)가 온으로 되어, 워드선의 전위가 방전된다.
도 8은 상기 행 디코더부에 설치되고, 메인 워드선 구동 펄스 신호 MWDRVnj를 생성하는 워드선 구동 회로 디코더(81)를 나타내고 있다. 도 8에 있어서, 전원 VCC가 공급되는 단자(81a)와 접지 간에는 PMOS 트랜지스터(81b), NMOS 트랜지스터(81c, 81d, 81e, 81f)가 직렬 접속되어 있다. 상기 PMOS 트랜지스터(81b)의 게이트에는 상기 프리차지 신호 PRCH가 공급되고, NMOS 트랜지스터(81c 내지 81g)의 게이트에는 어드레스 신호 A0R, A1R, A2R이 각각 공급된다. 상기 n채널 트랜지스터(81f)의 게이트에는 상기 행 블럭 선택 신호 RSLn이 공급되어 있다.
상기 PMOS 트랜지스터(81b)와 NMOS 트랜지스터(81c)의 접속 노드 N8은 NOR 회로(81g)의 한쪽 입력단에 접속되어 있다. 이 접속 노드 N8과 NOR 회로(81g)의 다른쪽 입력단의 상호 간에는 인버터 회로(81h, 81i, 81j)가 직렬 접속되어 있다. 전원 VCC가 공급되는 단자(81k)와 상기 접속 노드 N8의 상호 간에는 PMOS트랜지스터(81l)의 전류 통로가 접속되고, 이 트랜지스터(81l)의 게이트는, 상기 인버터 회로(81h, 81i)의 접속 노드에 접속되어 있다. 상기 인버터 회로(81h, 81i)는 지연회로(81m)를 구성하고, PMOS 트랜지스터(811)는 인버터 회로(81h)와 함께, 래치 회로를 구성하고 있다.
도 9는 상기 신호 발생 회로 영역(23)에 설치된 워드선 구동 전압 발생 회로(91)의 구성을 나타내고 있다.
래치 회로 LTWD를 구성하는 인버터 회로 I91, I92는 직렬 접속되어 있다. 이들 인버터 회로 I91, I92는 전원 전압 VPP 레벨의 신호를 출력한다. 단자(91a)에는 전원 전압 VPP가 공급된다. 이 단자(91a)와 상기 인버터 회로 I91의 출력단에 접속된 접속 노드 N91 간에는 PMOS 트랜지스터(91b)가 접속되어 있다. 이 PMOS 트랜지스터(91b)의 게이트에는 뱅크 프리차지 신호 BPRCHbj가 공급되고 있다. 상기 접속 노드 N91과 접지 간에는 NMOS 트랜지스터(91c, 91d)가 직렬 접속되어 있다. NMOS 트랜지스터(91c)의 게이트에는 뱅크 활성화 신호 BACTbj가 공급되고, NMOS 트랜지스터(91d)의 게이트에는 상기 메인 워드선 구동 펄스 신호 MWDRVnj가 공급되고 있다.
전원 전압 VPP가 공급되는 단자(91e)와 접지 간에는 인버터 회로 I93을 구성하는 PMOS 트랜지스터(91f), NMOS 트랜지스터(91g)가 직렬 접속되어 있다. 이들트랜지스터(91f, 91g)의 게이트는 상기 접속 노드 N91에 접속되어 있다. 또한, 트랜지스터(91f, 91g)의 접속 노드로부터는 워드선 구동 전압 WDRVnbj가 출력됨과 동시에, 인버터 회로 I94를 통해 워드선 구동 전압/WDRVnbj가 출력된다.
다음에, 도 10을 참조하여 도 8에 도시한 워드선 구동 회로 디코더(81)와 도 9에 도시한 워드선 구동 전압 발생 회로(91)의 동작에 대해 설명한다.
워드선 구동 회로 디코더(81)의 동작은 상술한 행 디코더와 거의 마찬가지이다. 즉, 클럭 신호 CLK에 동기하여 각 뱅크에 대한 커맨드가 순차 공급된다. 예를 들면 뱅크 BK0을 활성화하는 커맨드 BA0이 공급되기 전의 상태에 있어서, 프리차지 신호 PRCH는 로우 레벨로 되어 있고, PMOS 트랜지스터(81b)는 온으로 되어 있다. 이 때문에, NOR 회로(81g)의 한쪽 입력단은 하이 레벨, 다른쪽 입력단은 로우 레벨로 되어 있고, 출력 신호 MWDRVnj는 로우 레벨로 되어 있다.
이 상태에 있어서, 우선, 뱅크 BK0을 활성화하기 위한 커맨드 BA0이 공급되면, 프리차지 신호 PRCH가 하이 레벨로 되어, PMOS 트랜지스터(81b)가 오프로 된다. 행 블럭 선택 신호 RSLn이 하이 레벨로 되고, 어드레스 신호 A0R, A1R, A2R이 모두 하이 레벨로 되면, NMOS 트랜지스터(81c, 81d, 81e, 81f)가 전부 온으로 되어, NOR 회로(81g)의 한쪽 입력단이 로우 레벨로 된다. 이 때, NOR 회로(81g)의 다른쪽 입력단은 지연 회로(81m)의 작용에 의해 로우 레벨로 유지되어 있기 때문에, NOR 회로(81g)의 출력단으로부터 출력되는 메인 워드선 구동 펄스 신호 MWDRVnj는, 하이 레벨로 된다. 이 후, NOR 회로(81g)로부터 출력되는 메인 워드선 구동 펄스 신호 MWDRVnj는 지연 회로(81m)에 설정된 지연 시간 DT가 경과하면 로우 레벨로 된다.
이와 같이 하여, 어드레스 신호에 따라 메인 워드선 구동 펄스 신호 MWDRVnj가 출력되고, 이 메인 워드선 구동 펄스 신호 MWDRVnj는 상기 배선군(22)을 통해, 각 뱅크의 워드선 구동 전압 발생 회로에 공급된다. 이 메인 워드선 구동 펄스 신호 MWDRVnj는 뱅크를 활성화하고 있는 동안에 항상 발생되지 않고, 메인 워드선 MWL과 마찬가지로 단시간만 발생된다. 상기 메인 워드선 구동 펄스 신호 MWDRnj의 레벨은 전원 전압 VCC이다.
한편, 워드선 구동 전압 발생 회로(91)는 뱅크를 활성화하기 위한 커맨드 BA0이 공급되기 이전에는, 뱅크 활성화 신호 BACTbj, 및 메인 워드선 구동 펄스 신호 MWDRVnj가 각각 로우 레벨, 뱅크 프리차지 신호 BPRCHbj가 하이 레벨로 되어 있다. 이 때문에, NMOS 트랜지스터(91c, 91d)가 오프, PMOS 트랜지스터(91b)가 온으로 되어 있고, 래치 회로를 구성하는 인버터 회로 I91의 출력 신호는 하이 레벨로 되어 있다. 따라서, 인버터 회로 I93을 구성하는 PMOS 트랜지스터(91f)는 오프, NMOS 트랜지스터(91b)는 온으로 되어, 워드선 구동 전압 MWDRVnj는 로우 레벨, /MWDRVnj는 하이 레벨로 되어 있다.
상기 상태에 있어서, 커맨드 BA0이 공급되면, 뱅크 활성화 신호 BACTbj, 및 메인 워드선 구동 펄스 신호 MWDRVnj 각각이 하이 레벨, 뱅크 프리차지 신호BPRCHbj가 로우 레벨로 된다. 이 때문에, NMOS 트랜지스터(91c, 91d)가 온, PMOS 트랜지스터(91b)가 오프로 되어, 래치 회로를 구성하는 인버터 회로 I91의 출력 신호는 로우 레벨로 된다. 따라서, 인버터 회로 I93을 구성하는 PMOS 트랜지스터(91f)는 온, NMOS 트랜지스터(91g)는 오프로 되어, 워드선 구동 전압 MWDRVnj는 하이 레벨, /MWDRVnj는 로우 레벨로 된다. 이 워드선 구동 전압 MWDRVnj는 전원 전압 VPP 레벨이다. 이 상태는, 뱅크를 프리차지하기 위한 커맨드 BP0이 공급될 때까지 유지된다.
도 11은 NMOS 트랜지스터에 의해 구성된 센스 앰프를 선택하기 위한 센스 앰프 디코더(110)의 구성을 나타내고, 도 12는 MOS 트랜지스터에 의해 구성된 센스 앰프를 선택하기 위한 센스 앰프 디코더(120)의 구성을 나타내고 있다.
도 11에 있어서, 전원 VCC가 공급되는 단자(111a)와 접지 간에는 PMOS 트랜지스터(111b), NMOS 트랜지스터(111c, 111d)가 직렬 접속되고, 상기 NMOS 트랜지스터(111c)에는 NMOS 트랜지스터(111e)가 병렬 접속되어 있다. 상기 PMOS 트랜지스터(111b)의 게이트에는 상기 프리차지 신호 PRCH가 공급되고, NMOS 트랜지스터(111d)의 게이트에는 센스 앰프 인에이블 신호 SEN이 공급되고 있다. NMOS 트랜지스터(111c)의 게이트에는 상기 행 블럭 선택 신호 RSLn이 공급되고, NMOS 트랜지스터(111e)의 게이트에는 상기 행 블럭 선택 회로 RSLn과 인접하는 행 블럭을 선택하기 위한 행 블럭 선택 신호 RSLn+1이 공급되고 있다.
상기 PMOS 트랜지스터(111b)와 NMOS 트랜지스터(111c)의 접속 노드 N11은, NOR 회로(111f)의 한쪽 입력단에 접속되어 있다. 이 접속 노드 N11과 NOR 회로(111f)의 다른쪽 입력단의 상호 간에는 인버터 회로(111g, 111h, 111i)가 직렬 접속되어 있다. 전원 VCC가 공급되는 단자(111j)와 상기 접속 노드 N11의 상호 간에는 PMOS 트랜지스터(111k)의 전류 통로가 접속되고, 이 트랜지스터(111k)의 게이트는 상기 인버터 회로(111g, 111h)의 접속 노드에 접속되어 있다. 상기 인버터 회로(111g, 111h)는 지연 회로(111l)를 구성하며, PMOS 트랜지스터(111k)는 인버터 회로 (111g)와 함께 래치 회로를 구성하고 있다. 상기 NOR 회로(111f)의 출력단으로부터 센스 앰프 인에이블 펄스 신호 SENPn, n+1이 출력된다. 이 센스 앰프 인에이블 펄스 신호 SENPn, n+1은 상기 배선군(22)을 통해 각 뱅크에 전달된다.
도 12는 도 11의 구성과 거의 동일하며, 다른 부분에 대해서만 설명한다. 도12에 있어서, 도 11과 다른 점은, NMOS 트랜지스터(121c)의 게이트에 센스 앰프 인에이블 신호 SEP가 공급되고, NMOS 트랜지스터(121d)의 게이트에 행 블럭 선택 신호 RSLn이 공급되는 점이다. NOR 회로(121f)의 출력단에서는 센스 앰프 인에이블 펄스 신호 SEPPn, n+1이 출력된다. 이들 센스 앰프 인에이블 펄스 신호SENPn, n+1, SEPPn, n+1은 상기 배선군(22)을 통해 각 뱅크에 전달된다.
여기서, 센스 앰프 인에이블 펄스 신호 SENPn, n+1, SEPPn, n+1은 n번째의 메모리 블럭과 n+1번째의 메모리 블럭 간에 위치하는 센스 앰프에 공급되는 것을 의미하고 있다.
상기 구성에 있어서, 도 15를 참조하여 센스 앰프 디코더(110, 120)의 동작에 대해 설명한다. 센스 앰프 디코더(120)의 동작은 센스 앰프 디코더(110)와 거의 동일하기 때문에, 센스 앰프 디코더(110)를 중심으로 설명한다.
클럭 신호 CLK에 동기하여 각 뱅크에 대한 커맨드가 순차 공급된다. 뱅크 BK0을 활성화하기 위한 커맨드 BA0이 공급되기 전의 상태에 있어서, 프리차지 신호 PRCH는 로우 레벨로 되어 있고, PMOS 트랜지스터(111b)는 온으로 되어 있다. 이 때문에, NOR 회로(111f)의 한쪽 입력단은 하이 레벨, 다른쪽 입력단은 로우 레벨로 되어 있고, NOR 회로(111f)로부터 출력되는 센스 앰프 인에이블 펄스 신호SENPn, n+1는 로우 레벨로 되어 있다.
이 상태에서, 우선 뱅크 BK0을 활성화하기 위한 커맨드 BA0이 공급되면, 프리차지 신호 PRCH가 하이 레벨로 되고, PMOS 트랜지스터(111b)가 오프로 된다. 이와 함께, 행 블럭 선택 신호 RSLn 또는 RSLn+1이 하이 레벨로 되고, 센스 앰프 인에이블 신호 SEN이 하이 레벨로 되면, NMOS 트랜지스터(111c, 111d), 및 NMOS 트랜지스터(111e)가 온이 되고, NOR 회로(111f)의 한쪽 입력단이 로우 레벨로 된다. 이 때, NOR 회로(111f)의 다른쪽 입력단은 지연 회로(111l)의 작용에 의해 로우 레벨로 유지되기 때문에, NOR 회로(111f)의 출력단으로부터 출력되는 신호 SENPn, n+1은, 하이 레벨로 된다. 이 후, NOR 회로(111f)의 출력 신호 SENPn, n+1은, 지연 회로(111l)로 설정된 지연 시간 DT가 경과하면 로우 레벨로 된다
이와 같이 함으로써, 센스 앰프 디코더(110)로부터 센스 앰프 인에이블 펄스 신호 SENPn, n+1이 출력된다. 센스 앰프 디코더(120)로부터 출력되는 센스 앰프 인에이블 펄스 신호 SEPPn, n+1은 센스 앰프 인에이블 신호 SEP에 따라 펄스 신호 SENPn, n+1로부터 약간 지연되어 출력된다. 센스 앰프 인에이블 펄스 신호 SENPn, n+1, SEPPn, n+1은 뱅크를 활성화하는 동안 항상 출력되지는 않고, 단시간만 선택된다. 상기 신호의 레벨은 전원 전압 Vcc이다.
이 후, 예를 들면 뱅크 BK1을 활성화하기 위한 커맨드 BA1이 공급되면, 뱅크 BK1의 메인 워드선이 선택 신호 MWLm1에 따라 선택된다. 상기 뱅크 BK0에 대한 데이타의 판독 동작은, 예를 들면 뱅크 BK1의 활성화 후, 뱅크 BK0의 프리차지 전에 실행된다.
도 13은 각 뱅크의 신호 발생 회로 영역(23)에 설치되는 센스 앰프 활성화 신호 발생 회로(130)를 나타내고 있다. 본 회로는 NMOS 센스 앰프측의 센스 앰프 활성화 신호 발생 회로(131)와, PMOS 센스 앰프측의 센스 앰프 활성화 신호 발생 회로(132)와, 이들 신호 발생 회로(131, 132)의 출력 전압을 이퀄라이즈하는 이퀄라이즈 회로(133)로 구성되어 있다.
센스 앰프 활성화 신호 발생 회로(131)에서 단자(131a)에는 전원 전압 Vcc가 공급된다. 본 단자(131a)와 접지 사이에는 PMOS 트랜지스터(131b), NMOS 트랜지스터(131c, 131d)가 직렬 접속되어 있다. PMOS 트랜지스터(131b)의 게이트에는 뱅크 프리차지 신호 BPRCHb가 공급되고, NMOS 트랜지스터(131c)의 게이트에는 뱅크 활성화 신호 BACTb가 공급되고, NMOS 트랜지스터(131d)의 게이트에는 상기 배선군(22)을 통해 센스 앰프 인에이블 펄스 신호 SENPn, n+1이 공급되고 있다.
상기 PMOS 트랜지스터(131b)와 NMOS 트랜지스터(131c)의 접속 노드(N131)에는 인버터 회로(131e)의 출력단과 인버터 회로(131f)의 입력단이 접속되어 있다. 상기 인버터 회로(131e)의 입력단과 인버터 회로(131f)의 출력단은 NMOS 트랜지스터(131g)의 게이트에 접속되어 있다. 본 NMOS 트랜지스터(131g)의 소스는 접지되고, 드레인으로부터 센스 앰프 활성화 신호 /SANn, n+1b가 출력된다. 상기 인버터 회로(131e, 131f)는 래치 회로(131h)를 구성하고 있다.
또한, 센스 앰프 활성화 신호 발생 회로(132)에서 단자(132a)에는 전원 전압 Vcc가 공급된다. 본 단자(132a)와 접지간에는 PMOS 트랜지스터(132b), NMOS 트랜지스터(132c, 132d)가 직렬 접속되어 있다. PMOS 트랜지스터(132b)의 게이트에는 뱅크 프리차지 신호 BPRCHb가 공급되고, NMOS 트랜지스터(132c)의 게이트에는 뱅크 활성화 신호 BACTb가 공급되고, NMOS 트랜지스터(132d)의 게이트에는 상기 배선군(22)을 통해 센스 앰프 인에이블 펄스 신호 SEPPn, n+1이 공급되고 있다.
상기 PMOS 트랜지스터(132b)와 NMOS 트랜지스터(132c)의 접속 노드(N132)는 인버터 회로(132e)의 입력단에 접속되어 있다. 본 인버터 회로(132e)의 출력단은 인버터 회로(132f)의 입력단에 접속되고, 본 인버터 회로(132f)의 출력단은 상기 접속 노드(N132)에 접속되어 있다. 본 접속 노드(N132)는 PMOS 트랜지스터 (132g)의 게이트에 접속되어 있다. 본 PMOS 트랜지스터(132g)의 소스에는 전압 VBLH가 공급되고, 트레인으로부터 센스 앰프 활성화 신호 SAPn, n+1b가 출력된다. 상기 인버터 회로(132e, 132f)는 래치 회로(132h)를 구성하고 있다.
상기 이퀄라이즈 회로(133)에서, 이퀄라이즈 신호 EQLnb, EQLn+1b는 AND 회로(133a)의 입력단으로 공급된다. 본 AND 회로(133a)의 출력단은 NMOS 트랜지스터(133b, 133c, 133d)의 게이트에 접속되어 있다. NMOS 트랜지스터(133d)의 전류 통로는 상기 NMOS 트랜지스터(131g)의 드레인과 PMOS 트랜지스터(132g)의 드레인의 상호간에 접속되어 있다. 상기 NMOS 트랜지스터(133b)의 전류 통로의 일단은 상기 NMOS 트랜지스터(131g)의 드레인에 접속되고, 다른쪽 단에는 상기 전압 VBL이 공급되고 있다. 상기 NMOS 트랜지스터(133c)의 전류 통로의 일단은 상기 PMOS 트랜지스터(132g)의 드레인에 접속되고, 다른쪽 단에는 상기 전압 VBL이 공급되고 있다.
도 14는 공유 센스 앰프 SS/A를 도시하고 있고, 도 13과 동일 부분에는 동일 부호를 붙인다. 상기 센스 앰프 활성화 신호 발생 회로(131)로부터 출력되는 센스 앰프 활성화 신호 /SANn, n+1b는 NMOS 트랜지스터에 의해 구성된 복수의 센스 앰프(141)로 공급되고, 상기 센스 앰프 활성화 신호 발생 회로(132)로부터 출력되는 센스 앰프 활성화 신호 /SAPn, n+1b는 PMOS 트랜지스터에 의해 구성된 복수의 센스 앰프(142)로 공급된다.
각 비트선쌍 BL0, /BL0, BL1, /BL1∼BL1023, /BL1023에는 비트선쌍과 상기 센스 앰프를 접속하거나 분리하는 아이솔레이션 트랜지스터(143), 각 비트선쌍을 이퀄라이즈하는 이퀄라이즈 회로(144)가 접속되어 있다. 또한, 비트선과 워드선의 교점에는 메모리 셀 MC이 접속되어 있다. 상기 아이솔레이션 트랜지스터(143)를 활성화하는 신호 φT, 및 이퀄라이즈 회로(144)를 활성화하는 이퀄라이즈 신호 EQL의 생성에 대해서는 후술하겠다.
다음에, 도 15, 도 16을 참조하여 도 13에 도시하는 센스 앰프 활성화 신호 발생 회로(130)의 동작에 대해 설명한다.
뱅크가 활성화되기 이전에 뱅크가 프리차지되고, 래치 회로(131h)가 접속된 노드(N131), 및 래치 회로(132h)가 접속된 노드(N132)는 모두 하이 레벨로 되어 있다. 이 때문에, 래치 회로(131h)의 출력단에 접속된 NMOS 트랜지스터(131g), 및 래치 회로(132h)의 출력단에 접속된 PMOS 트랜지스터(132g)는 모두 오프로 되어 있다. 이 때, 이퀄라이즈 신호 EQLnb, EQLn+1b는 모두 하이 레벨로 되어 있고, 이퀄라이즈 회로(133)가 활성화되어 있다. 이 때문에, 센스 앰프 활성화 신호 /SANn, n+1b, SAPn, n+1b는 모두 VBLH/2(예를 들면 Vcc/2)로 되어 있다.
이 상태에서, 커맨드에 따라 뱅크 활성화 신호 BACTb가 하이 레벨이 되고, 도 11, 도 12에 도시하는 센스 앰프 디코더(110, 120)로부터 센스 앰프 인에이블 펄스 신호 SENPn, n+1, SENPn, n+1이 공급되고, 이퀄라이즈 신호 EQLnb가 로우 레벨이 되면, NMOS 트랜지스터(131c, 131d, 132c, 132d)가 온하기 때문에, 상기 노드(N131, N132)가 모두 로우 레벨이 된다. 이 때문에, 래치 회로(131h, 132h)의 유지 데이타가 반전하여, NMOS 트랜지스터(131g), PMOS 트랜지스터(132g)가 모두 온이 된다. 따라서, 센스 앰프 활성화 신호 발생 회로(131)로부터 출력되는 센스 앰프 활성화 신호 /SANn, n+1b는 로우 레벨(접지 전위 : GND)로, 센스 앰프 활성화 신호 발생 회로(132)로부터 출력되는 센스 앰프 활성화 신호 SAPn, n+1b는 하이 레벨(VBLH : 예를 들면 Vcc)로 된다. 이들 센스 앰프 활성화 신호 /SANn, n+1b, SAPn, n+1b는 각각 NMOS 트랜지스터로 이루어지는 센스 앰프(141), PMOS 트랜지스터로 이루어지는 센스 앰프(142)로 공급된다.
도 17은 상기 행 디코더부 RDC0에 배치된 이퀄라이즈 신호 디코더(170)를 나타내고 있다. 전원 Vcc가 공급되는 단자(171a)와 접지간에는 PMOS 트랜지스터 (171b), NMOS 트랜지스터(171c)가 직렬 접속되어 있다. 상기 PMOS 트랜지스터 (171b)의 게이트에는 상기 프리차지 신호 PRCH가 공급되고, NMOS 트랜지스터(171c)의 게이트에는 상기 행 블럭 선택 신호 RSLn이 공급되고 있다.
상기 PMOS 트랜지스터(171b)와 NMOS 트랜지스터(171c)의 접속 노드 (N171), NOR 회로(171d)의 한쪽 입력단에 접속되어 있다. 이 접속 노드(N171)와 NOR 회로(171d)의 다른 입력단 사이에는 인버터 회로(171e, 171f, 171g)가 직렬 접속되어 있다. 전원 Vcc가 공급되는 단자(171h)와 상기 접속 노드(N171)의 상호간에는 PMOS 트랜지스터(171i)의 전류 통로가 접속되고, 이 트랜지스터(171i)의 게이트는, 상기 인버터 회로(171e, 171f)의 접속 노드에 접속되어 있다. 상기 인버터 회로(171e, 171f)는 지연 회로(171j)를 구성하고, PMOS 트랜지스터(171i)는 인버터 회로(171e)와 함께 래치 회로를 구성하고 있다. 상기 NOR 회로(171d)의 출력단으로부터 이퀄라이즈 펄스 신호 EQLPn이 출력된다. 이 이퀄라이즈 펄스 신호 EQLPn는 상기 배선군(22)을 통해 각 뱅크로 전달된다.
도 18은 각 뱅크에 배치된 이퀄라이즈 신호 EQLnb와 타이밍 신호 φT를 발생시키는 EQL, φT 신호 발생 회로(180)를 나타내고 있다. 이퀄라이즈 신호 EQLnb와 타이밍 신호φT는 상기 이퀄라이즈 펄스 신호 EQLPn에 기초하여 발생시킨다.
EQL, φT 신호 발생 회로(180)에 있어서, 단자(182a)에는 전원 전압 Vcc로부터 승압된 전압 VPP가 공급된다. 이 단자(182a)와 접지간에는 PMOS 트랜지스터(182b), NMOS 트랜지스터(182c, 182d)가 직렬 접속되어 있다. PMOS 트랜지스터(182b)의 게이트에는 뱅크 프리차지 신호 BPRCHb가 공급되고, NMOS 트랜지스터(182c)의 게이트에는 뱅크 활성화 신호 BACTb가 공급되고, NMOS 트랜지스터(182d)의 게이트에는 상기 배선군(22)을 통해 이퀄라이즈 펄스 신호 EQLPn이 공급되고 있다.
상기 PMOS 트랜지스터(182b)와 NMOS 트랜지스터(182c)의 접속 노드 (N182)는 인버터 회로(182e)의 입력단에 접속되어 있다. 이 인버터 회로(182e)의 출력단은 인버터 회로(182f)의 입력단에 접속되고, 이 인버터 회로(182f)의 출력단은 상기 접속 노드(N182)에 접속되어 있다. 이들 인버터 회로(182e, 182f)는 래치 회로(182g)를 구성하고 있다. 상기 접속 노드(N182)에는 직렬 접속된 인버터 회로(182h, 182i)가 접속되고, 인버터 회로(182i)의 출력단으로부터 이퀄라이즈 신호 EQLn, φTn-1, φTn+1이 출력된다. 상기 인버터 회로(182e, 182f, 182h, 182i)는 전원 전압 Vcc로부터 승압된 전압 VPP에 의해 구동된다.
도 19는 상기 이퀄라이즈 신호 EQLn과 타이밍 신호 φT를 각 메모리 블럭의 상호간에 위치하는 센스 앰프로 공급하는 배선의 배치를 나타내고 있다. 본 배선은 각 메모리 블럭에 대해 동일하기 때문에, 3개의 메모리 블럭 n, n+1, n+2에 대해 설명한다.
상술한 바와 같이, 메모리 블럭 MBLKn-1과 메모리 블럭 MBLKn 사이, 메모리 블럭 MBLKn과 메모리 블럭 MBLKn+1 사이, 및 메모리 블럭 MBLKn+1과 메모리 블럭 MBLKn+2 사이에는, 공유 센스 앰프 SS/A를 구성하는 복수의 센스 앰프 S/An-1, n, S/An, n+1, S/An+1, n+2가 각각 배치되어 있다. 각 센스 앰프에는, 인접하는 메모리 블럭 내의 비트선쌍 BL, /BL이 접속되어 있다.
이퀄라이즈 신호 EQLn는 메모리 블럭 MBLKn 내의 각 비트선쌍에 접속된 이퀄라이즈 회로로 공급되고, 이 이퀄라이즈 신호 EQLn과 동일한 신호로 이루어지는 타이밍 신호 φTn-1, φTn+1은, 메모리 블럭 MBLKn-1과 메모리 블럭 MBLKn+1 내의 비트선쌍에 접속된 아이솔레이션 트랜지스터로 공급된다.
또한, 이퀄라이즈 신호 EQLn+1은 메모리 블럭 MBLKn+1 내의 각 비트선쌍에 접속된 이퀄라이즈 회로로 공급되고, 이 이퀄라이즈 신호 EQLn+1과 동일한 신호로 이루어지는 타이밍 신호 φTn, φTn+2는, 메모리 블럭 MBLKn과 메모리 블럭 MBLKn+2 내의 비트선쌍에 접속된 아이솔레이션 트랜지스터로 공급된다.
도 20은 하나의 센스 앰프 S/An, n+1과 메모리 블럭 MBLKn, MBLKn+1을 나타내고 있다. 메모리 블럭 MBLKn의 이퀄라이즈 회로(201)에는 이퀄라이즈 신호 EQLn이 공급되고, 1쌍의 아이솔레이션 트랜지스터(202)에는 타이밍 신호 φTn이 공급되고 있다. 또한, 메모리 블럭 n+1의 이퀄라이즈 회로(203)에는 이퀄라이즈 신호 EQLn+1이 공급되고, 1쌍의 아이솔레이션 트랜지스터(204)에는 타이밍 신호 φTn+1이 공급되고 있다. 또한, 205는 센스 앰프와 데이타선 DQ, /DQ를 접속하는 1쌍의 트랜지스터를 나타내고 있다. 이 트랜지스터(205)는 열 선택 신호 CSL에 의해 구동된다.
도 21은 이퀄라이즈 신호 디코더(170), EQ1, φT, 신호 발생 회로(180)의 동작을 나타내고 있다. 뱅크 BK0을 활성화하는 커맨드에 따라 프리차지 신호 PRCH, 및 블럭 선택 신호 RSLn이 하이 레벨로 하면, 이퀄라이즈 신호 디코더(170)로부터 이퀄라이즈 펄스 신호 EQLPn이 발생된다. 이 펄스 신호 EQLPn는 배선군(22)을 통해 EQ1, φT 신호 발생 회로(180)로 공급된다.
EQ1, φT 신호 발생 회로(180)는 비선택시, 래치 회로(182g)가 하이 레벨을 래치하고, 인버터 회로(182i)로부터 출력되는 이퀄라이즈 신호 EQLn, 및 타이밍 신호 φTn-1, φTn+1은 모두 하이 레벨로 되어 있다. 이 때문에, 이퀄라이즈 신호 EQLn이 공급되는 메모리 블럭의 이퀄라이즈 회로는 비트선을 이퀄라이즈하고, 이 메모리 블럭의 양이웃에 위치하는 메모리 블럭의 아이솔레이션 트랜지스터는 온이 되어, 센스 앰프와 비트선을 접속한다.
이 상태에서, 뱅크 프리차지 신호 BPRCHb가 하이 레벨, 뱅크 활성화 신호 BACTb가 하이 레벨이 되고, 이퀄라이즈 신호 디코더(170)로부터 이퀄라이즈 펄스 신호 EQLPn이 공급되면, PMOS 트랜지스터(182b)가 오프, NMOS 트랜지스터(182c, 182d)가 온이 된다. 이 때문에, 래치 회로(182g)의 출력은 로우 레벨로 반전하여, 인버터 회로(182i)로부터 출력되는 이퀄라이즈 신호 EQLn, 및 타이밍 신호 φTn-1, φTn+1은 모두 로우 레벨로 된다. 따라서, 이퀄라이즈 신호 EQLn이 공급되는 메모리 블럭의 이퀄라이즈 회로는 비트선의 이퀄라이즈를 정지시키고, 상기 메모리 블럭의 양 옆에 위치하는 메모리 블럭의 아이솔레이션 트랜지스터는 오프로 되어, 센스 앰프와 비트선을 분리한다.
상기된 바와 같이, 이퀄라이즈 신호가 공급되는 이퀄라이즈 회로를 갖는 메모리 블럭의 양 옆에 위치하는 메모리 블럭의 아이솔레이션 트랜지스터에 이퀄라이즈 신호와 동일한 타이밍 신호를 공급하고 있다. 따라서, 이퀄라이즈 회로의 동작과 아이솔레이션 트랜지스터의 동작을 운동시킬 수 있기 때문에, 공유 센스 앰프구성에서 이퀄라이즈 회로와 아이솔레이션 트랜지스터를 용이하고 확실하게 제어할 수 있다.
도 22, 도 23, 도 24는 상기 행 디코더부에 설치된 행 어드레스 프리디코더의 동작을 나타내는 것으로, 256MDRAM의 행 어드레스 및 열 어드레스의 할당을 나타내고 있다. 본 할당에 의해 플랙시블 리던던시를 유효하게 작용시킬 수 있다.
열 어드레스는 A0C∼A11C의 12비트에 의해 구성되어 있다. 도 22에 도시된 바와 같이 열 어드레스 A11C에 의해 칩의 열방향으로 이등분된 블럭 중 한쪽이 선택되고, 열 어드레스 A0C∼A10C에 의해 각 뱅크 내의 2048개 중에서 하나의 비트선이 선택된다.
한편, 행 어드레스는 A0R∼A15R의 16 비트에 의해 구성되어 있다. 도 23에 도시한 바와 같이 행 어드레스 A13R∼A15R에 의해 8개의 뱅크 중에서 하나가 선택된다. 행 어드레스 A12R에 의해 행 방향의 2/4의 영역이 선택되고, 행 어드레스 A11R에 의해 행 어드레스 A12R에 의해 선택된 영역의 1/2의 영역이 선택된다. 행 어드레스 A0R∼A10R에 의해 선택된 1/8의 영역 내의 2048개의 워드선 중에서 하나의 워드선이 선택된다.
도 24는 행 어드레스의 디코드 방식을 나타내고 있다. 리던던시 단위로는 하나의 메모리 블럭 MBLK가 상기 행 블럭 선택 신호 RSL0∼RSL15에 의해 선택된다. 상기 행 블럭 선택 신호 RSL0∼RSL15, 행 어드레스 A9R∼A12R로부터 생성된다.
다음에, 하나의 메모리 블럭 MBLK 내의 512개의 워드선의 디코드 방식을 나타낸다.
도 25는 행 어드레스 프리디코더 RAPD를 나타내고 있다. 행 어드레스 프리디코더 RAPD에는, 행 어드레스 A0R∼A15R과, 이들 반전 신호 /A0R∼/A15R, 프리차지 신호 PRCH, 센스 앰프 활성화 신호 SEN, SEP, 뱅크 프리차지 신호 BPRCH가 공급되고 있다. 동도 25a, 도 25e에 도시된 바와 같이 행 어드레스 A0R∼A2R, /A0R∼/A2R, 프리차지 신호 PRCH, 센스 앰프 활성화 신호 SEN, SEP는 행 어드레스 프리디코더 RAPD를 통과하여, 상기 행 디코더 RDC에 공급된다.
동 도 25b에 도시된 바와 같이 디코드 회로(251a)는 행 어드레스 A3R∼A5R, /A3R∼/A5R로부터 어드레스 신호 XA0∼XA7을 생성하고, 동 도 25c에 도시된 바와 같이 디코드 회로(251b)는 행 어드레스 A6R∼A8R, /A6R∼/A8R로부터 어드레스 신호 XB0∼XB7을 생성한다.
동 도 25d는 도 24에 도시되는 상기 행 블럭 선택 신호 RSL0∼RSL15를 생성하는 구성을 나타내고 있다. 이 행 블럭 선택 신호 RSL0∼RSL15는 디코드 회로(251c)에 의해 행 어드레스 A9R∼A12R로부터 생성된다.
도 26a는 뱅크 활성화 신호 발생 회로를 도시하고, 도 26b는 뱅크 프리차지 신호 발생 회로를 나타내고 있다. 이들 회로는, 예를 들면 상기 주변 회로에 배치되어 있다.
도 26a의 뱅크 활성화 신호 발생 회로는 상기 뱅크 활성화 신호 BACT0∼7과 리던던시 뱅크 활성화 신호 RBACT0∼7을 생성하는 디코드 회로를 나타내고 있다. 디코드 회로(261a)는 행 어드레스 A13R∼A15R, /A13R∼/A15R로부터 리던던시 뱅크 활성화 신호 RBACT0∼7을 생성한다. 디코드 회로(261b)는 상기 리던던시 뱅크 활성화 신호 RBACT0∼7과 일치 검출 신호 /RSPb1k로부터 뱅크 활성화 신호 BACT0∼7을 생성한다. 상기 일치 검출 신호 /RSPb1k는 도 2에 도시하는 불량 어드레스 기억부(29)에 기억된 불량 행 어드레스라고 입력된 행 어드레스가 일치한 경우에 발생되는 신호이다.
상기 일치 검출 신호 /RSPb1k는 프리차지 상태에서 하이 레벨이고, 불량 행 어드레스라고 입력된 행 어드레스가 일치한 경우 로우 레벨이 된다. 일치 검출 신호 /RSPblk가 로우 레벨일 때, 뱅크 활성화 신호 BACT0∼7은 로우 레벨이 된다. 이 때문에, 리던던시 워드선이 선택되는 경우, 메모리 블럭의 정상적인 워드선, 센스 앰프, 이퀄라이즈 회로는 활성화되지 않는다.
이와 같이, 일치 검출 신호 /RSPblk를 이용하여 뱅크 활성화 신호 BACT0∼7을 제어함으로써, 회로 구성을 간단화할 수 있다.
도 26b의 뱅크 프리차지 신호 발생 회로에서, 디코드 회로(261c)는 행 어드레스 A11R∼A13R, /A11R∼/A13R과, 후술하는 뱅크 프리차지 신호 BPRCH로부터 뱅크 프리차지 신호 BPRCH0∼7을 생성한다. 즉, 프리차지는 행 어드레스 A11R∼A13R, /A11R∼/A13R에 의해 뱅크를 지정한 상태에서 행해진다.
도 27은 행 어드레스 프리디코더 RAPD의 개략적인 동작을 나타내고 있다. 동도면에서, 클럭 신호 CLK에 동기하여, 뱅크 BK0을 활성화하기 위한 커맨드 BA0이 입력되면, 행 어드레스 버퍼에 의해, 행 어드레스 AiR, /AiR(i≠13, 14, 15, AjR, /AjR(j=13, 14, 15)이 펄스 구동된다. 이에 따라 뱅크 활성화 신호 BACTb (b=0 ∼ 7)가 하이 레벨로 된다. 또한, 상기 뱅크 프리차지 신호 BPRCH는 프리차지 커맨드에 따라 생성된다.
상기된 바와 같이, 본 실시 형태의 경우, 행 어드레스는 ×1 비트 구성에서 A0R∼A15R과 A0C∼A11C와 같이 행 대 열의 비율을 비대칭으로 하고 있다. 본 구성은, 8뱅크의 256MDRAM에 대해 플랙시블 리던던시를 효율적으로 작용시키기 위한, 및 소비 전력을 삭감하기 위한 어드레스 배분이다. 그러나, 반드시 디바이스의 사양이 이와 같이 결정된다고는 할 수 없다. 이것은 메모리 제어부의 사양에 의존하기 때문에, 메모리 제어부의 사양에 의해서는 반드시 이와 같이 되지는 않는다. 예를 들면 행 어드레스 A0R∼A14R, 열 어드레스 A0C∼A12C(이것으로도 아직 비대칭)나, 행 어드레스 A0R∼A13R, 열 어드레스 A0C∼A13C (어드레스 대칭) 등도 있을 수 있다. 이러한 경우에는, 플렉시블 리던던시의 단위가 위의 도면과 같이 16M 비트 단위가 아니라, 8M비트 단위, 또한 4M비트 단위로 된다. 이 때문에, 본 실시 형태와 동수의 리던던시 워드선을 설치해도, 불량 워드선의 구제 효율은 저하한다. 따라서, 본 실시 형태와 동일한 수율을 유지하기 위해서는, 보다 많은 리던던시 워드선을 설치해야하고, 칩 사이즈가 증대하는 결점이 있다.
또한, 상기 3종류의 어드레스 배분은 전부 ×1 비트 구성의 경우이지만, 예를 들면 ×16 비트 구성의 경우는, 각각 A0R∼A15R, A0C∼A7C, A0R∼A14R, A0C∼A8C, A0R∼A13C, A0C∼A9C와 같이 열 어드레스를 삭감함으로써 대응하면 된다.
도 28은 도 2에 도시하는 상기 불량 어드레스 기억부(29)의 일부를 나타내고 있다. 전원 전압 Vcc가 공급되는 단자(281a)와 접지간에는, PMOS 트랜지스터(281b), 기억 소자로서의 예를 들면 퓨즈 FS, NMOS 트랜지스터(281c)가 직렬 접속되어 있다. 상기 PMOS 트랜지스터(281b)의 게이트에는 DRAM에 전원이 투입된 시점에서 발생되는 파워 온 신호 PWRON이 공급되고 있다. 상기 NMOS 트랜지스터(281c)의 게이트에는 퓨즈 FS의 상태를 설정하기 위한 신호 FSET가 공급되고 있다. 상기 PMOS 트랜지스터(281b)와 퓨즈 FS의 접속 노드에는 인버터(28ld, 28le) 로 이루어지는 래치 회로(281f)의 입력단이 접속되고, 이 래치 회로(281f)의 출력단으로부터 퓨즈 FS에 프로그램된 행의 불량 어드레스 AiRPblk(i = 0∼12)가 출력된다. 또한, 불량 어드레스 AiRPblk와 퓨즈 인에이블 신호 FENBLblk는 NOR 회로(281g)의 입력단으로 공급되고, 이 NOR 회로(281g)의 출력단으로부터 불량 어드레스 /AiRPblk(i = 0∼12)가 출력된다.
하나의 리던던시 워드선에 대해, 도 28에 도시하는 회로가 13셋트 존재한다. 상기 퓨즈 인에이블 신호 FENBLblk는 퓨즈를 프로그램할지의 여부에 따라 로우 레벨, 또는 하이 레벨로 되는 신호이고, 본 퓨즈 인에이블 신호 FENBLblk는, 다음에 도시하는 회로에 의해 생성된다.
도 29는 퓨즈 인에이블 신호 FENBLblk의 생성 회로이다. 전원 전압 Vcc가 공급되는 단자(291a)와 접지간에는 PMOS 트랜지스터(291b), 기억 소자로서의 예를 들면 마스터 퓨즈 MFS, NMOS 트랜지스터(291c)가 직렬 접속되어 있다. 상기 PMOS 트랜지스터(291b)의 게이트에는 상기 파워 온 신호 PWRON이 공급되고, 상기 NMOS 트랜지스터(291c)의 게이트에는 마스터 퓨즈 MFS의 상태를 설정하기 위한 신호 FSET가 공급되고 있다. 상기 PMOS 트랜지스터(291b)와 마스터 퓨즈 (MFS의 접속 노드에는 인버터(291d, 291e)로 이루어지는 래치 회로(291f)의 입력단이 접속되고, 이 래치 회로(291f)의 출력단으로부터 퓨즈 인에이블 신호 FENBLblk가 출력된다.
이 퓨즈 인에이블 신호 FENBLblk의 생성 회로를 포함시키면, 하나의 리던던시 워드선에 대해 14셋트의 퓨즈를 갖는 회로가 존재하고, 마스터 퓨즈 MFS를 절단할지의 여부에 따라, 리던던시 회로를 사용할지의 여부가 결정된다.
도 30은 불량 행 어드레스 기억 회로의 동작을 나타내고 있다. DRAM의 전원이 투입되고, 전원 전압 Vcc가 일정 전압으로 되면, 파워 온 신호 PWRON이 하이 레벨로 된다. 도 29에서 래치 회로(291f)는 전원 전압 Vcc가 일정 전위로 되고, 파워 온 신호 PWRON이 로우 레벨일 때, 하이 레벨을 래치한다. 이 상태에서 신호 FSET가 공급되면 NMOS 트랜지스터(291c)가 온한다. 이 때, 마스터 퓨즈 MSF가 절단되는 경우 래치 회로(291f)의 출력 신호가 반전하여 퓨즈 인에이블 신호 FENBLblk가 로우 레벨로 되고, 마스터 퓨즈 MSF가 절단되지 않은 경우 래치 회로(291f)로부터 출력되는 퓨즈 인에이블 신호 FENBLblk는 하이 레벨을 유지한다.
도 28에 도시된 회로도 도 29에 도시된 회로와 동일한 동작을 하여, 신호 FSET에 따라 퓨즈 SF가 절단되는 경우 래치 회로(281f)로부터 출력되는 어드레스 신호 AiRPblk가 로우 레벨로 되고, 퓨즈 SF가 절단되지 않은 경우 어드레스 신호 AiRPblk는 하이 레벨을 유지한다.
또한, 상기 마스터 퓨즈 MFS가 절단되는 경우, 퓨즈 인에이블 신호 FENBLblk는 로우 레벨이기 때문에, NOR 회로(281g)로부터 출력되는 어드레스 신호 /AiRPblk는 래치 회로(281f)의 출력 신호에 따라 하이 레벨, 또는 로우 레벨로 된다. 또한, 상기 마스터 퓨즈 MFS가 절단되지 않은 경우, 퓨즈 인에이블 신호 FENBLblk는 하이 레벨이기 때문에, NOR 회로(281g)로부터 출력되는 어드레스 신호 /AiRPblk는 항상 로우 레벨로 된다.
즉, 상기 마스터 퓨즈 MFS가 절단되지 않고, 퓨즈 FS도 절단되지 않은 경우, 어드레스 신호 A0RPblk∼A12RPblk, /A0RPblk∼/A12RPblk는 전부 로우 레벨로 된다. 이 때문에, 신호 /RSPblk는 하이 레벨을 유지한다.
도 31은 도 2에 도시하는 어드레스 비교 회로(30)의 일부를 나타내고 있다. 도 31에 도시된 회로는 각 뱅크의 리던던시 워드선 하나당 하나씩 설치된다.
승압된 전원 VPP가 공급되는 단자(301a)에는 PMOS 트랜지스터(301b)의 전류 통로의 일단이 접속되어 있다. 본 PMOS 트랜지스터(301b)의 게이트에는 뱅크 프리차지 신호 BPRCHb가 공급되고 있다. 본 PMOS 트랜지스터(301b)의 전류통로의 다른쪽 단에는 NMOS 트랜지스터(301c)의 전류 통로의 일단이 접속되어 있다. 본 NMOS 트랜지스터(301c)의 게이트에는 상기 행 어드레스 프리 디코더 RAPD로부터 공급되는 리던던시 뱅크 활성화 신호 RBACTb가 공급되고 있다. 상기 NMOS 트랜지스터(301c)의 전류 통로의 타단과 접지간에는 직렬 접속된 2개의 NMOS 트랜지스터로 이루어지는 복수의 어드레스 입력 회로(301d)가 접속되어 있다. 이들 어드레스 입력 회로(301d)를 구성하는 트랜지스터의 각 게이트에는 행 어드레스 A0R∼A12R, /A0R∼/A12R과, A0RP∼A12RP, /A0RP∼/A12RP가 공급되고 있다. 여기서, A0RP∼A12RP, /A0RP∼/Al2RP는 상기 불량 어드레스 기억부(29)로부터 출력되는 신호 A0RPblk∼/A12RPblk이다.
상기 PMOS 트랜지스터(301b)와 NMOS 트랜지스터(301c)의 접속 노드는 직렬 접속된 인버터 회로(301e, 301f)를 통해 플립플롭 회로(301i)를 구성하는 NAND 회로(301g)의 하나의 입력단에 접속됨과 동시에, 직접 제1 입력단에 접속되어 있다. 이 NAND 회로(301g)의 제2 입력단에는 상기 뱅크 프리차지 신호 BPRCHb가 공급되고, 제3 입력단은 NAND 회로(301h)의 출력단에 접속되어 있다. 이 NAND 회로(301h)의 제1 입력단에는 인버터 회로(301j)를 통해 상기 리던던시 뱅크 활성화 신호 RBACTb가 공급되고, 제2 입력단은 상기 NAND 회로(301g)의 출력단에 접속되어 있다. 본 NAND 회로(301g)의 출력단으로부터 일치 검출 신호 /RSPblk가 출력된다. 여기서, 뱅크의 수 b = 0∼7, 블럭의 수 1 = 0, 1, 리던던시 워드선의 수 k = 0∼32이다.
도 32는 어드레스 비교 회로(30)의 동작을 나타내고 있다. 어드레스 비교 회로(30)에서, 플립플롭 회로(301i)로부터 출력되는 일치 검출 신호 /RSPblk는 뱅크를 활성화하는 커맨드 BA가 공급되기 이전의 프리차지 상태에서 하이 레벨로 되어 있다. 이 상태에서, 뱅크를 활성화하는 커맨드 BA가 공급되면, 리던던시 뱅크 활성화 신호 RBACTb가 하이 레벨이 되고, NMOS 트랜지스터(301c)가 온으로 됨과 동시에 복수의 어드레스 입력 회로(301d)에 행 어드레스 A0R∼/A12R과, 불량 어드레스 A0RP∼/A12RP가 공급된다.
여기서, 행 어드레스와 행 어드레스가 일치한 경우, 어드레스 입력 회로(301d)를 구성하는 NMOS 트랜지스터는 모두 오프한다. 이 때문에, 플립플롭 회로(301i)를 구성하는 NAND 회로(301d)의 입력 조건이 만족되고, 플립플롭 회로(301i)가 반전하여, 일치 검출 신호 /RSPblk는 로우 레벨로 된다.
한편, 행 어드레스와 행 어드레스가 불일치하는 경우, 어드레스 입력 회로(301d)를 구성하는 NMOS 트랜지스터가 모두 온한다. 이 때문에, 플립플롭 회로(301i)는 반전하지 않고, 일치 검출 신호 /RSPblk는 하이 레벨을 유지한다.
상기 일치 검출 신호 /RSPblk는 상기 리던던시 워드선 구동 회로 RWLD로 공급된다.
도 33은 리던던시 워드선 구동 회로RWLD의 구성을 나타내고 있다. 이 리던던시 워드선 구동 회로 RWLD는 승압된 전압 VPP에 의해 구동되는 인버터 회로(331)에 의해 구성되어 있다. 본 인버터 회로(331)의 입력단에는 일치 검출 신호 /RSPblk가 공급되고, 출력단은 리던던시 워드선 RWLblk에 접속되어 있다. 따라서, 본 리던던시 워드선 구동 회로 RWLD는 일치 검출 신호 /RSPblk가 로우 레벨이 되면, 리던던시 워드선 RWLblk를 전압 VPP로 구동한다.
도 34는 리던던시 셀 어레이 전용의 센스 앰프 RS/A에 배치된 리던던시 셀 어레이용의 이퀄라이즈 신호 발생 회로(341)를 나타내고 있다. 이 이퀄라이즈 신호 발생 회로(341)에서, 전압 VPP가 공급되는 단자(341a)와 접지간에는 PMOS 트랜지스터(341b)와 NMOS 트랜지스터(341c)가 직렬 접속되어 있다. 상기 PMOS 트랜지스터(341b)의 게이트에는 상기 뱅크 프리차지 신호 BPRCHb가 공급되고, 상기 NMOS 트랜지스터(341c)에는 상기 리던던시 뱅크 활성화 신호 RBACTb가 공급되고 있다. 상기 PMOS 트랜지스터(341b)와 NMOS 트랜지스터(341c)의 접속 노드에는 직렬 접속된 인버터 회로(341d, 341e)로 이루어지는 래치 회로(341f)가 접속되고, 이 접속 노드로부터 리던던시용 이퀄라이즈 신호 REQLb1이 출력된다.
상기 리던던시 이퀄라이즈 신호 발생 회로(341)에서, PMOS 트랜지스터(341b)는 뱅크 프리차지 신호 BPRCHb가 순식간에 로우 레벨로 되면 온하고, 래치 회로(341f)는 하이 레벨을 유지한다. 이 때문에, 리던던시용 이퀄라이즈 신호 REQLbl은, 프리차지시 하이 레벨로 된다.
이 상태에서, 리던던시 뱅크 활성화 신호(RBACTb)가 하이 레벨이 되면, NMOS 트랜지스터(341c)가 온하고, 래치 회로(341f)는 로우 레벨을 래치한다. 이 때문에, 리던던시용 이퀄라이즈 신호 REQLb1은, 뱅크가 활성화된 경우 항상 하이 레벨이 되어, 비트선의 이퀄라이즈를 정지시킨다.
또한, 상기 이퀄라이즈의 정지는, 어드레스 비교 회로의 비교 결과에 따라, 32개의 리던던시 워드선 중 하나가 선택될 때에 행하는 방법도 생각할 수 있다. 그러나, 이 경우 32개의 어드레스 비교 결과의 논리화를 연산하기 위해 장시간을 필요로 하기 때문에, 동작 속도가 저하할 수 있는 것이 아니다. 본 실시 형태에서는 동작속도를 우선하고 있다.
도 35는 리던던시용 센스 앰프 구동 회로(350)를 나타내고 있다. 이 회로는, NMOS 센스 앰프측의 센스 앰프 활성화 신호 발생 회로(351)와, PMOS 센스 앰프측의 센스 앰프 활성화 신호 발생 회로(352)와, 이들 신호 발생 회로(351, 352)의 출력 전압을 이퀄라이즈하는 이퀄라이즈 회로(353)로 구성되어 있다.
센스 앰프 활성화 신호 발생 회로(351)에서, 단자(351a)에는 전원 전압 Vcc가 공급된다. 이 단자(351a)와 접지 사이에는, PMOS 트랜지스터(351b), NMOS 트랜지스터(351c, 351j, 351d)가 직렬 접속되어 있다. PMOS 트랜지스터(351b)의 게이트에는 뱅크 프리차지 신호 BPRCHb가 공급되고, NMOS 트랜지스터(351c)의 게이트에는 리던던시 뱅크 활성화 신호 RBACTb가 공급되고, NMOS 트랜지스터(351j)의 게이트에는 신호 RSORbl이 공급되고, NMOS 트랜지스터(351d)의 게이트에는 상기 센스 앰프 인에이블 신호 SEN이 공급되고 있다. 상기 신호 RSORb1은 32개의 어드레스 비교 결과의 논리화의 연산 출력이다. 센스 앰프의 활성화까지는 시간이 있기 때문에, 32개의 어드레스 비교 결과의 논리화를 연산하는 것이 가능하다.
상기 PMOS 트랜지스터(351b)와 NMOS 트랜지스터(351c)의 접속 노드(N351)에는 인버터 회로(351e)의 출력단과 인버터 회로(351f)의 입력단이 접속되어 있다. 상기 인버터 회로(351e)의 입력단과 인버터 회로(351f)의 출력단은 NMOS 트랜지스터(351g)의 게이트에 접속되어 있다. 이 NMOS 트랜지스터(351g)의 소스는 접지되고, 드레인으로부터 리던던시 센스 앰프 활성화 신호 /RSANb1이 출력된다. 상기 인버터 회로(351e, 351f)는 래치 회로(351h)를 구성하고 있다.
또한, 센스 앰프 활성화 신호 발생 회로(352)에서, 단자(352a)에는 전원 전압 Vcc가 공급된다. 본 단자(352a)와 접지 사이에는, PMOS 트랜지스터(352b), NMOS 트랜지스터(352c, 352j, 352d)가 직렬 접속되어 있다. PMOS 트랜지스터(352b)의 게이트에는 뱅크 프리차지 신호 BPRCHb가 공급되고, NMOS 트랜지스터(352c)의 게이트에는 리던던시 뱅크 활성화 신호 RBACTb가 공급되고, NMOS 트랜지스터(352j)의 게이트에는 상기 신호 RSORb1이 공급되고, 상기 NMOS 트랜지스터(352d)의 게이트에는 센스 앰프 인에이블 신호 SEP가 공급되고 있다.
상기 PMOS 트랜지스터(352b)와 NMOS 트랜지스터(352c)의 접속 노드 N352는 인버터 회로(352e)의 입력단에 접속되어 있다. 이 인버터 회로(352e)의 출력단은 인버터 회로(352f)의 입력단에 접속되고, 이 인버터 회로(352f)의 출력단은 상기 접속 노드(N352)에 접속되어 있다. 이 접속 노드(N352)는 PMOS 트랜지스터(352g)의 게이트에 접속되어 있다. 본 PMOS 트랜지스터(352g)의 소스에는 전압 VBLH가 공급되고, 드레인으로부터 리던던시 센스 앰프 활성화 신호 RSAPb1이 출력된다. 상기 인버터 회로(352e, 352f)는 래치 회로(352h)를 구성하고 있다.
상기 이퀄라이즈 회로(353)에서, 리던던시용 이퀄라이즈 신호 REQLb는 NMOS 트랜지스터(353a, 353b, 353c)의 게이트로 공급되고 있다. NMOS 트랜지스터(353a)의 전류 통로는 상기 NMOS 트랜지스터(351g)의 드레인과 PMOS 트랜지스터(352g)의 드레인의 상호간에 접속되어 있다. 상기 NMOS 트랜지스터(353b)의 전류 통로의 일단은 상기 NMOS 트랜지스터(351g)의 드레인에 접속되고, 다른쪽 단에는 상기 전압 VBL이 공급되고 있다. 상기 NMOS 트랜지스터(353c)의 전류 통로의 일단은 상기 PMOS 트랜지스터(352g)의 트레인에 접속되고, 다른쪽 단에는 상기 전압 VBL이 공급되고 있다.
상기 구성의 리던던시용 센스 앰프 구동 회로(350)는, 리던던시 뱅크 활성화 신호 RBACTb, 센스 앰프 인에이블 신호 SEN, SEP, 신호 RSORbl이 하이 레벨로 되면, 래치 회로(351h, 352h)의 출력 신호가 반전하고, NMOS 트랜지스터(351g), PMOS 트랜지스터(352g)가 온이 된다. 이 때문에, NMOS 트랜지스터(351g), PMOS 트랜지스터(352g)로부터, 리던던시 센스 앰프 활성화 신호 /RSANb1, RSAPb1이 출력된다. 본 리던던시 센스 앰프 활성화 신호 /RSANbl, RSAPb1의 출력에 앞서, 이퀄라이즈 회로(353)는 이퀄라이즈를 정지시키고 있다.
도 36은 리던던시 셀 어레이용 센스 앰프를 나타내고 있다. 본 센스 앰프는 리던던시 비트선쌍과 센스 앰프를 접속하거나 분리하는 아이솔레이션 트랜지스터가 없는 것 외에, 통상의 센스 앰프와 동일한 구성이다. 상기 리던던시 센스 앰프 활성화 신호 /RSANbl, RSAPb1은 NMOS 트랜지스터로 이루어지는 센스 앰프(361), PMOS 트랜지스터로 이루어지는 센스 앰프(362)로 각각 공급되고, 리던던시용 이퀄라이즈 신호 REQLbl은 리던던시 비트선쌍 RBL을 이퀄라이즈하는 이퀄라이즈 회로(363)로 공급되고 있다. 참조 번호 364는 센스 앰프와 리던던시 데이타선 RDQ, /RDQ를 접속하는 1쌍의 트랜지스터를 나타내고 있다. 이 트랜지스터(304)는 열 선택 신호 CSL에 의해 구동된다.
상기 리던던시 셀 어레이용 센스 앰프는, 리던던시 셀 어레이가 활성화되면, 리던던시 비트선쌍 RBL, /RBL에 판독된 데이타를 센스하여 증폭하여, 트랜지스터(364)를 통해 리던던시 데이타선 RDQ, /RDQ로 출력한다.
상기 제1 실시 형태에 따르면, 종래 각 뱅크에 각각 배치되어 있던 행 디코더, 워드선 구동 회로 디코더, 센스 앰프 디코더, 이퀄라이즈 신호 디코더(타이밍 신호 φT를 포함함)를 디코더부 RDC0, RDC1에 집중 배치하고, 이들 디코더부를 각 뱅크에서 공유하고 있다. 이 때문에, 각 뱅크 상호간에 각각 디코더를 배치할 필요가 없기 때문에, 디코더가 차지하는 면적을 삭감할 수 있고, 칩 사이즈를 소형화할 수 있다.
또한, 다뱅크 구성의 DRAM에서, 공유 센스 앰프 방식을 사용할 수 있기 때문에, 칩 사이즈의 축소화가 가능해진다.
또한, 디코더부로부터 출력되고, 각 뱅크로 공급되는 선택 신호 MWLnk, 메인 워드선 구동 펄스 신호 MWDRVnj, 센스 앰프 인에이블 펄스 신호 SENPn, n+1, SEPPn, n+1, 이퀄라이즈 펄스 신호 EQLPn은 전원 전압 Vcc의 펄스 신호이기 때문에, 소비 전력을 삭감할 수 있음과 동시에 고속 동작이 가능하다.
또한, 각 뱅크에서는 상기 각 펄스 신호를 래치하는 래치 회로를 배치하고, 이 래치 회로의 출력 신호에 의해 각 회로의 동작을 제어하기 때문에, 확실한 동작이 가능하다.
또한, 메인 워드선 구동 펄스 신호 MWDRVnj는 뱅크를 활성화하는 동안 하이 레벨로 되지 않고, 대기 상태는 로우 레벨이다. 이 때문에, 셀 어레이 내에서 가령 배선 상호가 쇼트하는 경우라도, 스탠바이시에 전류가 흐르지 않은 이점을 갖고있다.
또한, 예를 들면 텅스텐으로 이루어지는 제1층 메탈 배선을 비트선으로 사용하고, 제2층 메탈 배선을 워드선 WL, 데이타선 DQ, /DQ로 사용하고, 제3층 메탈 배선을 열 선택선 CSL, 메인 데이타선 MDQ, /MDQ, 배선군(26, 27)으로 사용하고, 제4층 메탈 배선을 메인 워드선 MWLn, 배선군(22)으로 사용함으로써, 제1, 제3 메탈 배선과 제2, 제4 메탈 배선을 직교하여 배치할 수 있다. 따라서, 배선 상호의 기생 용량을 감소할 수 있고, 신호의 고속 전송이 가능해짐과 동시에, 칩 사이즈의 축소화가 가능해진다.
또한, 뱅크마다 리던던시 셀 어레이 R/D를 설치하여, 행 어드레스와 열 어드레스의 비율을 비대칭으로 하고 있다. 따라서, 플랙시블 리던던시를 효율적으로 작용시킬 수 있다.
또한, 어드레스 비교 회로(30)에서, 불량 어드레스 기억부(29)에 기억된 불량 어드레스와, 입력된 행 어드레스를 비교하여, 이들이 일치한 경우 리던던시 셀 어레이 R/D를 선택한다. 이와 함께, 종래에는, 행 디코더를 선택 금지로 하지만, 본 실시 형태에서는 어드레스 비교 회로(30)의 일치 검출 신호 /RSPblk에 의해, 뱅크 활성화 신호 BACTb를 로우 레벨로 하여, 뱅크를 비활성으로 하여 메모리 셀 블럭 MBLK의 선택을 금지하고 있다. 따라서, 행 디코더부 RDC0, RDC1이 각 뱅크로부터 떨어져 배치된 구성에서도, 칩 사이즈를 증대시키지 않고, 확실하게 불량 행을 리던던시 행으로 치환할 수 있다.
도 37은 본 발명의 제2 실시 형태를 도시하는 것으로, 제1 실시 형태와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
도 37에서, 각 뱅크 BK0∼BK7의 각 메모리 셀 블럭, 공유 센스 앰프 SS/A는 워드선과 직교하는 방향으로 이등분되어, 2개의 서브 메모리 셀 블럭 SMBLK0, SMBLK1이 형성되어 있다. 이들 서브 메모리 셀 블럭 SMBLK0, SMBLKl의 상호간에는, 워드선 구동 회로 WLD 및 래치 회로 LT가 배치되어 있다.
도 38, 도 39는 도 37의 배선 구성을 개략적으로 나타내고 있다. 서브 메모리 셀 블럭 SMBLK0, SMBLK1에 배치되는 워드선 WL은 인접하는 것끼리 상호 교대로 서브 메모리 셀 블럭 SMBLK0, SMBLK1의 양측에 배치된 워드선 구동 회로 WLD에 접속되어 있다.
예를 들면 도 39에 도시된 바와 같이, 서브 메모리 셀 블럭 SMBLK0의 워드선 WL00은 워드선 구동 회로 WLDn1에 접속되고, 워드선 WL04는 워드선 구동 회로 WLDn0에 접속되어 있다. 이하, 동일하게 서브 메모리 셀 블럭 SMBLK0의 워드선은 워드선 구동 회로 WLDn0, WLDn1에 교대로 접속된다. 또한, 서브 메모리 셀 블럭 SMBLKl의 워드선 WL10은 워드선 구동 회로 WLDn2에 접속되고, 워드선 WL14는 워드선 구동 회로 WLDn3에 접속되어 있다. 이하, 동일하게 서브 메모리 셀 블럭 SMBLK1의 워드선은 워드선 구동 회로 WLDn2, WLDn3에 교대로 접속된다.
도 38에서도 제1 실시 형태와 마찬가지로, 예를 들면 4층 메탈 배선 구조가 채용된다. 즉, 비트선 BL은 제1층 메탈 배선(M0)에 의해 구성되고, 워드선 SWL은 폴리실리콘과, 이것에 분로된 제2층 메탈 배선(M1)에 의해 구성되고, 열 선택선 CSL이나 도시하지 않은 데이타선 등은 제3층 메탈 배선(M2)에 의해 구성되고, 디코더부 RDC0, RDC1에 접속된 메인 워드선 MWL, 및 도시하지 않은 센스 앰프 활성화 펄스 신호, 이퀄라이즈 펄스 신호 등을 전송하는 배선은 제4층 메탈 배선(M3)로 구성되어 있다. 배선 구성은 이것에 한정되는 것이 아니라, 예를 들면 배선(M2, M3)을 교체시켜 사용하는 것도 가능하다.
도 40은 뱅크 내에서의 서브 메모리 셀 블럭 SMBLK0, SMBLK1의 상호간에 배치된 워드선 구동 회로 WLDnl, WLDn2, 래치 회로 LT를 나타내고 있다. 이 경우, 하나의 래치 회로 LT에 의해, 워드선 구동 회로 WLDnl, WLDn2의 동작이 제어된다. 회로 동작은, 도 6에 도시하는 회로와 거의 동일하다.
도 41은 인접하는 뱅크 상호간에 배치된 워드선 구동 회로 WLD와 래치 회로 LT를 나타내고 있다. 본 회로 구성은 도 6과 동일하다.
상기 제2 실시 형태에 의해서도 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 본 실시 형태에 따르면 더블 앤드 워드선 구성에서 본 발명을 유효하게 사용할 수 있다.
본 발명은 상기 실시예에 한정되는 것이 아니라, 발명의 요지를 바꾸지 않은 범위에서 여러가지 변형 실시 가능한 것은 물론이다.
이상, 상술한 바와 같이 본 발명에 따르면, 칩 내에 배치되는 뱅크의 수가 메모리 셀 어레이의 분할수보다 많아진 경우에도, 칩 사이즈의 증대를 억제하는 것이 가능한 다이내믹형 반도체 기억 장치를 제공할 수 있다.
종래 각 뱅크에 각각 배치되어 있던 행 디코더, 워드선 구동 회로 디코더, 센스 앰프 디코더, 이퀄라이즈 신호 디코더를 칩 중앙의 디코더부에 집중 배치하고, 이들 디코더부를 각 뱅크에서 공유하고 있다. 이 때문에, 각 뱅크 상호 간에 각각 디코더를 배치할 필요가 없기 때문에, 디코더가 차지하는 면적을 삭감할 수 있어, 칩 사이즈를 소형화할 수 있다.
또한, 다(多) 뱅크 구성의 DRAM에 있어서 공유 센스 앰프 방식을 사용할 수 있기 때문에, 칩 사이즈의 축소화가 가능해진다.
또한, 디코더부로부터 출력되고, 각 뱅크로 공급되는 선택 신호는, 전원 전압 레벨의 펄스 신호이기 때문에, 소비 전력을 삭감할 수 있음과 동시에 고속 동작이 가능하다.
또한, 각 뱅크에서는 상기 펄스 신호를 래치하는 래치 회로를 배치하고, 본 래치 회로의 출력 신호에 의해 각 회로의 동작을 제어하기 때문에, 확실한 동작이 가능하다.
또한, 뱅크마다 리던던시 셀 어레이 R/D를 설치하기 때문에, 다 뱅크 구성에서 플랙시블 리던던시를 행할 수 있다.
또한, 어드레스 비교 회로에서 불량 어드레스 기억부에 기억된 불량 어드레스와, 입력된 행 어드레스를 비교하여, 이들이 일치한 경우 리던던시 셀 어레이를 선택함과 동시에 뱅크를 비활성으로서 메모리 셀 블럭의 선택을 금지하고 있다. 따라서, 행 디코더부가 각 뱅크로부터 떨어져 배치된 구성에서도 칩 사이즈를 증대하지 않고, 확실하게 불량 행을 리던던시 행으로 치환할 수 있다.

Claims (31)

  1. 복수의 뱅크를 갖고, 반도체칩 내에 상기 뱅크의 배열 방향으로 배치된 복수의 셀 어레이와,
    상기 각 셀 어레이의 상호 간에 배치되고, 행 어드레스에 따라 상기 각 뱅크 내의 워드선을 선택하기 위한 선택 신호를 출력하는 상기 각 뱅크에서 공유되는 디코더부와,
    상기 각 뱅크 상호 간에 배치되고, 뱅크 활성화 신호에 따라 상기 디코더부로부터 출력되는 선택 신호를 래치하는 래치 회로와,
    상기 각 뱅크 상호 간에 배치되고, 상기 래치 회로에 래치된 선택 신호에 따라 각 뱅크 내의 워드선을 구동하는 워드선 구동 회로를 구비하는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  2. 복수의 뱅크를 갖고, 반도체칩 내에 상기 뱅크의 배열 방향으로 배치된 복수의 셀 어레이와,
    상기 각 셀 어레이의 상호 간에 배치되고, 행 어드레스에 따라 상기 각 뱅크내의 워드선의 구동 전압을 생성하기 위한 선택 신호를 출력하는 상기 각 뱅크에서 공유되는 디코더부와,
    상기 각 뱅크 상호 간에 배치되고, 각 뱅크 내의 워드선을 구동하는 워드선 구동 회로와,
    상기 각 뱅크 상호 간에 배치되고, 뱅크 활성화 신호에 따라 상기 디코더부로부터 출력되는 선택 신호를 래치하는 래치 회로와,
    상기 각 뱅크 상호 간에 배치되고, 상기 래치 회로에 래치된 선택 신호에 따라 상기 워드선을 구동하기 위한 구동 전압을 생성하여, 상기 워드선 구동 회로에 공급하는 워드선 구동 전압 생성 회로를 구비하는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  3. 복수의 뱅크를 갖고, 반도체칩 내에 상기 뱅크의 배열 방향으로 배치된 복수의 셀 어레이와,
    상기 각 뱅크에 설치되고, 뱅크의 배열 방향과 직교 방향으로 배치된 복수의 메모리셀 블럭과,
    인접하는 양 메모리셀 블럭의 상호 간에 배치되고, 이들 메모리셀 블럭으로부터 판독된 신호를 검출하는 양 메모리셀 블럭에 공유되는 센스 앰프와,
    상기 각 셀 어레이의 상호 간에 배치되고, 행 어드레스에 따라 상기 각 센스 앰프를 활성화하기 위한 선택 신호를 출력하는 상기 각 뱅크에서 공유되는 디코더부와,
    상기 각 뱅크 상호 간에 배치되고, 뱅크 활성화 신호에 따라 상기 행 디코더로부터 출력되는 선택 신호를 래치하는 래치 회로와,
    상기 각 뱅크 상호 간에 배치되고, 상기 래치 회로에 래치된 선택 신호에 따라 각 센스 앰프를 활성화하는 활성화 회로를 구비하는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  4. 복수의 뱅크를 갖고, 반도체칩 내에 상기 뱅크의 배열 방향으로 배치된 복수의 셀 어레이와,
    상기 각 뱅크에 설치되고, 뱅크의 배열 방향과 직교 방향으로 배치된 복수의 메모리셀 블럭과,
    인접하는 양 메모리셀 블럭의 상호 간에 배치되고, 이들 메모리셀 블럭으로부터 판독된 신호를 검출하는 양 메모리셀 블럭에 공유되는 센스 앰프와,
    이 센스 앰프와 상기 메모리셀 블럭의 비트선쌍을 접속하는 트랜지스터쌍과,
    상기 비트선쌍의 전위를 이퀄라이즈하는 이퀄라이즈 회로와,
    상기 각 셀 어레이의 상호 간에 배치되고, 행 어드레스에 따라 상기 트랜지스터쌍 및 이퀄라이즈 회로를 활성화하기 위한 선택 신호를 출력하는 상기 각 뱅크에서 공유되는 디코더부와,
    상기 각 뱅크 상호 간에 배치되고, 뱅크 활성화 신호에 따라 상기 행 디코더로부터 출력되는 선택 신호를 래치하는 래치 회로와,
    상기 각 뱅크 상호 간에 배치되고, 상기 래치 회로에 래치된 선택 신호에 따라 상기 트랜지스터쌍 및 이퀄라이즈 회로를 구동하는 구동 신호를 생성하는 구동 회로를 구비하는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 선택 신호는 펄스 신호인 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  6. 제2항에 있어서,
    상기 선택 신호는 펄스 신호인 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  7. 제3항에 있어서,
    상기 선택 신호는 펄스 신호인 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  8. 제4항에 있어서,
    상기 선택 신호는 펄스 신호인 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  9. 제5항에 있어서,
    상기 선택 신호는 전원 전압 레벨인 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  10. 제6항에 있어서,
    상기 선택 신호는 전원 전압 레벨인 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  11. 제7항에 있어서,
    상기 선택 신호는 전원 전압 레벨인 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  12. 제8항에 있어서,
    상기 선택 신호는 전원 전압 레벨인 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 각 뱅크는 뱅크의 배열 방향과 직교 방향으로 배치된 복수의 메모리셀 블럭과,
    인접하는 양 메모리셀 블럭의 상호 간에 배치되고, 이들 메모리셀 블럭으로부터 판독된 신호를 검출하는 양 메모리셀 블럭에 공유되는 센스 앰프를 갖는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  14. 제2항에 있어서,
    상기 각 뱅크는, 뱅크의 배열 방향과 직교 방향으로 배치된 복수의 메모리셀 블럭과,
    인접하는 양 메모리셀 블럭의 상호 간에 배치되고, 이들 메모리셀 블럭으로부터 판독된 신호를 검출하는 양 메모리셀 블럭에 공유되는 센스 앰프를 갖는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  15. 제3항에 있어서,
    상기 각 뱅크에 배치되고, 각 메모리셀 블럭의 불량 행을 구제하는 리던던시 셀 어레이와,
    상기 불량 행의 어드레스를 기억하는 기억 회로와,
    상기 행 어드레스와 상기 기억 회로에 기억된 불량 행의 어드레스를 비교하여, 이들이 일치한 경우 일치 신호를 출력하는 어드레스 비교 회로와,
    상기 어드레스 비교 회로로부터 상기 일치 신호가 출력된 경우, 상기 리던던시 셀 어레이를 선택 가능하게 함과 동시에, 상기 뱅크 활성화 신호를 비활성으로 하여 상기 메모리셀 블럭의 선택을 금지하는 회로를 갖는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  16. 제4항에 있어서,
    상기 각 뱅크에 배치되고, 각 메모리셀 블럭의 불량 행을 구제하는 리던던시 셀 어레이와,
    상기 불량 행의 어드레스를 기억하는 기억 회로와,
    상기 행 어드레스와 상기 기억 회로에 기억된 불량 행의 어드레스를 비교하여, 이들이 일치한 경우 일치 신호를 출력하는 어드레스 비교 회로와,
    상기 어드레스 비교 회로로부터 상기 일치 신호가 출력된 경우, 상기 리던던시 셀 어레이를 선택 가능하게 함과 동시에, 상기 뱅크 활성화 신호를 비활성으로 하여 상기 메모리 셀 블럭의 선택을 금지하는 회로를 갖는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  17. 제13항에 있어서,
    상기 각 뱅크에 배치되고, 각 메모리셀 블럭의 불량 행을 구제하는 리던던시 셀 어레이와,
    상기 불량 행의 어드레스를 기억하는 기억 회로와,
    상기 행 어드레스와 상기 기억 회로에 기억된 불량 행의 어드레스를 비교하여, 이들이 일치한 경우 일치 신호를 출력하는 어드레스 비교 회로와,
    상기 어드레스 비교 회로로부터 상기 일치 신호가 출력된 경우, 상기 리던던시 셀 어레이를 선택 가능하게 함과 동시에, 상기 뱅크 활성화 신호를 비활성으로 하여 상기 메모리셀 블럭의 선택을 금지하는 회로를 갖는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 각 뱅크에 배치되고, 각 메모리셀 블럭의 불량 행을 구제하는 리던던시 셀 어레이와,
    상기 불량 행의 어드레스를 기억하는 기억 회로와,
    상기 행 어드레스와 상기 기억 회로에 기억된 불량 행의 어드레스를 비교하여, 이들이 일치한 경우 일치 신호를 출력하는 어드레스 비교 회로와,
    상기 어드레스 비교 회로로부터 상기 일치 신호가 출력된 경우, 상기 리던던시 셀 어레이를 선택 가능하게 함과 동시에, 상기 뱅크 활성화 신호를 비활성으로 하여 상기 메모리셀 블럭의 선택을 금지하는 회로를 갖는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  19. 제4항에 있어서,
    상기 구동 회로로부터 출력되는 구동 신호는, 상기 메모리셀 블럭의 이퀄라이즈 회로에 공급됨과 동시에, 이 메모리셀 블럭의 양 옆에 위치하는 메모리셀 블럭의 트랜지스터쌍으로 공급되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  20. 제3항에 있어서,
    상기 각 뱅크의 상기 각 메모리셀 블럭은, 뱅크의 배열 방향으로 제1, 제2 서브 메모리셀 블럭으로 분할되고, 이들 제1, 제2 서브 메모리셀 블럭의 상호 간에 상기 래치 회로 및 워드선 구동 회로가 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  21. 제4항에 있어서,
    상기 각 뱅크의 상기 각 메모리셀 블럭은, 뱅크의 배열 방향으로 제1, 제2 서브 메모리셀 블럭으로 분할되고, 이들 제1, 제2 서브 메모리셀 블럭의 상호 간에 상기 래치 회로 및 워드선 구동 회로가 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  22. 제13항에 있어서,
    상기 각 뱅크의 상기 각 메모리셀 블럭은, 뱅크의 배열 방향으로 제1, 제2 서브 메모리셀 블럭으로 분할되고, 이들 제1, 제2 서브 메모리셀 블럭의 상호 간에 상기 래치 회로 및 워드선 구동 회로가 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  23. 제14항에 있어서,
    상기 각 뱅크의 상기 각 메모리셀 블럭은, 뱅크의 배열 방향으로 제1, 제2 서브 메모리셀 블럭으로 분할되고, 이들 제1, 제2 서브 메모리셀 블럭의 상호 간에 상기 래치 회로 및 워드선 구동 회로가 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  24. 제20항에 있어서,
    상기 워드선 구동 회로는 상기 메모리셀 블럭의 뱅크 배열 방향 양측에 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  25. 제21항에 있어서,
    상기 워드선 구동 회로는 상기 메모리셀 블럭의 뱅크 배열 방향 양측에 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  26. 제22항에 있어서,
    상기 워드선 구동 회로는 상기 메모리셀 블럭의 뱅크 배열 방향 양측에 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  27. 제23항에 있어서,
    상기 워드선 구동 회로는 상기 메모리셀 블럭의 뱅크 배열 방향 양측에 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  28. 제1항에 있어서,
    상기 선택 신호가 전송되는 제1 배선과 상기 뱅크 활성화 신호가 전송되는 제2 배선은 상호 직교하여 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  29. 제2항에 있어서,
    상기 선택 신호가 전송되는 제1 배선과 상기 뱅크 활성화 신호가 전송되는 제2 배선은 상호 직교하여 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  30. 제3항에 있어서,
    상기 선택 신호가 전송되는 제1 배선과 상기 뱅크 활성화 신호가 전송되는 제2 배선은 상호 직교하여 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
  31. 제4항에 있어서,
    상기 선택 신호가 전송되는 제1 배선과 상기 뱅크 활성화 신호가 전송되는 제2 배선은 상호 직교하여 배치되는 것을 특징으로 하는 다이내믹형 반도체 기억 장치.
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