KR0142962B1 - 계급적 컬럼선택라인구조를 가지는 반도체 메모리 장치 - Google Patents

계급적 컬럼선택라인구조를 가지는 반도체 메모리 장치

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KR0142962B1
KR0142962B1 KR1019950011749A KR19950011749A KR0142962B1 KR 0142962 B1 KR0142962 B1 KR 0142962B1 KR 1019950011749 A KR1019950011749 A KR 1019950011749A KR 19950011749 A KR19950011749 A KR 19950011749A KR 0142962 B1 KR0142962 B1 KR 0142962B1
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Abstract

본 발명은 컬럼선택트랜지스터쌍을 통하여 연결된 다수개의 비트라인들 및 입출력라인들을 가지며, 메모리 어레이가 다수개의 뱅크들로 분할된 반도체 메모리 장치에 관한 것으로서, 하나의 컬럼디코더와, 상기 컬럼디코더로부터 상기 뱅크들에 공통으로 걸쳐서 신장하는 다수개의 글로우벌컬럼선택라인들과, 상기 컬럼선택트랜지스터쌍의 게이트들에 접속된 다수개의 로컬컬럼선택라인들과, 상기 뱅크들을 선택하는 신호에 응답하여 상기 글로우벌컬럼선택라인과 상기 로컬컬럼선택라인을 연결하는 수단을 구비한다.

Description

계급적 컬럼선택라인구조를 가지는 반도체 메모리장치
제 1도는 종래의 반도체메모리장치에서의 컬럼선택라인구조를 보여주는 도면.
제 2도는 본 발명에 따른 컬럼선택라인의 구조를 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
MCA : 메모리쎌어레이 CD : 컬럼디코더
B_ : 메모리뱅크
PRT : 입출력데이타라인 프리차아지회로(또는 부하회로)
CST_ : 컬럼선택트랜지스터 SIO_, SIO_B : 서브입출력라인
LCSL_ : 로컬컬럼선택라인 GCSL_ : 글로우벌컬럼선택라인
BCA_, BCA_B : 뱅크선택용 컬럼어드레스신호 10 : 컬럼선택스위치
본 발명은 다수개의 뱅크들을 가지는 반도체메모리장치에 관한 것으로서, 비트라인과 입출력라인을 연결시키는 컬럼선택라인의 구조에 관한 것이다.
고집적 및 대용량의 반도체메모리장치에 대한 고속동작의 필요에 따라, 외부에서 제공되는 시스템클럭에 동기하여 내부의 동작을 수행하고 메모리쎌어레이를 다수개의 뱅크(이하 멀티뱅크라 칭함)로 분할하여 각각의 뱅크들에 대한 독립적인 데이타억세스동작을 수행하여 스트로우브신호에 따른 레이턴시를 극복하도록 하는 기술이 제시되어 왔다.
1995년 2월에 간행된 ISSCC에 HYUNDAI에 의해 제안된 반도체메모리장치(8-bank synchronous DRAM)에서는, 각 뱅크들이 독립된 로우디코더와 컬럼디코더 및 데이타패스를 갖고 있으며, 각 뱅크에 제공된 글로우벌입출력라인들이 메인입출력하인으로 취합되는 구조를 갖고 있다. 각각의 뱅크에서 글로우벌입출력라인은 서브입출력라인들과 연결되어 있다.
제1도는 이 논문에서 제시된 반도체메모리장치에서 하나의 뱅크내에서 컬럼선택하인의 구조를 보여준다.
제1도에 보인 바와 같이, 비트라인쌍(BL/BLB)과 서브입출력라인쌍(SIO/SIOB)을 연결하는 컬럼선택스위치쌍(CST1/CST2)를 제어하는 컬럼선택라인들(CSL0∼CSLn)의 각각이 여러개의 메모리블럭들(MB0, MB1, ..)에 공유되어 사용된다. 서브 입출력라인쌍(SIO/SIOB)에 연결된 프리차아지회로(또는 부하회로) (PRT)는, 고집적반도체메모리장치에서 낮은 레벨의 전원전압(예컨대 256Mb 다이나믹램에서는 1.5V정도의 내부전원전압을 사용함)을 사용함에 따라 미소전압감지동작을 수행하기 때문에, 서브 입출력라인쌍(SIO/SIOB)으로 소정레벨의 프리차아지전압을 공급한다.
메모리블럭(MBO)에서 하나의 워드라인이 선택되고 해당하는 비트라인 센스앰프(SA)가 활성화되고 컬럼선택라인(CSLO)이 활성화되었다고 가정하면, 센스앰프(SA)에 의해 증폭된 1비트의 데이타가 컬럼선택트랜지스터쌍(CST1/CST2)을 통하여 서브입출력라인(SIO/SIOB)으로 전송된다. 이때, 다른 메모리블럭들에서는, 현재 비트라인쌍과 서브입출력라인쌍이 동일하게 Vcc/2의 레벨로 프리차아지되어 있기 때문에, 비트라인쌍과 서브입출력인쌍들이 턴온된 컬럼선택트랜지스터쌍을 통하여 연결되어 있더라도 서브입출력라인에서의 전위변화는 발생되지 않는다.
그러나, 선택되지 않는 비트라인과 서브입출력라인도 하나의 선택된 컬럼선택라인에 의해 서로 연결되기 때문에, 프리차아지회로(PRT)에서 공급되는 전압으로 인하여, 서브입출력라인으로부터 비선택된 비트라인에 연결된 센스앰프(SA)로 흐르는 직류전류의 경로가 원하지 않게 형성되는 문제가 있다. 이 불필요한 직류전류경로의 형성은 전력소모를 증가시키는 요인이 된다.
또한 제1도와 같은 구성에서는, 하나의 컬럼선택라인에 연결된 메모리블럭들 중 2개이상의 메모리 뱅크에서 워드라인 및 센스앰프가 활성화되는 경우에는, 해당되는 모든 서브입출력라인과 비트라인이 일시에 연결되기 때문에 선택되지 않은 메모리블럭에서의 더미데이타(dummy data)가 서브입출력라인으로 전송되는 현상이 발생된다. 더욱기, 이러한 경우에는, 이후의 데이타 전송에 대비하기 위하여 컬럼선택라인상의 컬럼선택신호가 바뀌기 전에 반드시 서브입출력라인을 프리차아지하여야 하는 부담이 있다.
또한, 각 뱅크마다 독립적인 컬럼디코더 및 데이타 패스를 가지므로 멀티뱅크 설계시에 칩크기의 증가를 초래하며, 컬럼디코더의 출력인 하나의 컬럼선택라인이 여러개의 메모리블럭들에 연결되어 있으므로 컬럼선택신호가 변하기 전에 서브입출력라인의 프리차아지가 필요하고 이로 인해 큰 직류전류의 소모가 유발된다. 적어도 3∼4 ns의 펄스주기로 서브입출력라인의 프리차아지동작을 행하여야 하는데, 데이타라인(입출력라인 등)들의 수가 매우 많은 256Mb이상의 대용량을 가지는 반도체메모리장치에서는 그러한 동작을 정확하게 조정하기 힘들고 시스템클럭에 동기하는 동작방식에서는 시스템클럭의 최대주파수를 제한하는 요소가 된다.
따라서, 본 발명의 목적은 종래에 비해 보다 작은 칩크기에서 고속동작이 가능한 반도체메모리장치를 제공함에 있다.
본 발명의 다른 목적은 종래에 비해 보다 작은 칩크기에서 구성될 수 있는 멀티뱅크구조의 반도체메모리장치를 제공함에 있다.
본 발명의 다른 목적은 입출력라인등의 데이타라인을 프리차아지할 필요가 없는 멀티뱅크구조의 반도체메모리장치를 제공함에 있다.
본 발명의 다른 목적은 미소전압감지동작을 수행하는 반도체메모리장치에서 컬럼선택라인의 동작에 의한 불필요한 직류전류의 형성을 제거할 수 있는 장치를 제공함에 있다.
이와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 컬럼선택트랜지스터쌍을 통하여 연결된 다수개의 비트라인들 및 입출력라인들을 가지며, 메모리레이가 다수개의 뱅크들로 분할된 반도체메모리장치에 있어서, 하나의 컬럼디코더와, 상기 컬럼디코더로부터 상기 뱅크들에 공통으로 걸쳐서 신장하는 다수개의 글로우벌컬럼선택라인들과, 상기 컬럼선택트랜지스터쌍의 게이트들에 접속된 다수개의 로컬컬럼선택라인들과, 상기 뱅크들을 선택하는 신호에 응답하여 상기 글로우벌컬럼선택라인과 상기 로컬컬럼선택라인을 연결하는 수단을 구비함을 특징으로 한다.
그러면 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다. 제2도는 본 발명에 따른 컬럼선택라인과 그것에 관련된 입출력라인들 및 메모리어레이내부의 구성들을 보여준다. 아래의 설명 또는 제2도에서 ..B로 표현되는 참조부호는 해당하는 신호의 논리반전신호이거나 해당하는 라인의 상보(complementary)라인을 가리킨다.
제2도에 보인 바와 같이, 본 발명에 따른 반도체메모리장치의 전체 메모리어레이는 n(n은 자연수)개의 뱅크들(BO∼Bn)로 분할되어 있다. 컬럼디코더(20)는 전술한 제1도의 경우와 같이 각 뱅크마다 제공된 것이 아니라 모든 뱅크들에 공유되는 것임에 유의하여야 한다. 컬럼디코더(20)로부터 인출된 k(k는 자연수)개의 글로우벌컬럼선택라인들(GCSLO∼GCSLK)은 모든 뱅크들에 공통으로 걸쳐 비트라인방향으로 신장한다. 각 뱅크내에서는, 하나의 비트라인쌍(BL/BLB)에 연결된 k개의 단위메모리쎌어레이(MCA_k; _는 일련의 배열순서를 나타내기 위한 아라비아숫자가 표기되는 자리임)들이 배열되어 있다. 각각의 비트라인쌍에는 센스앰프(SA)가 연결되어 있으며, 비트라인쌍(BL/BLB)과 해당하는 서브입출력라인쌍(SIO_/SIO_B)사이에는 컬럼선택트랜지스터쌍(CST1/CST2)이 연결되어 있다. 하나의 뱅크는 하나의 서브입출력라인쌍을 공유하며, 각각의 서브입출력라인쌍에는 미소전압감지동작을 위한 프리차아지회로(또는 부하회로) (PRT)가 연결되어 있다. 제2도에 도시되어 있지는 않지만, 뱅크들의 각각에 제공된 서브입출력라인쌍들은 글로우벌입출력라인쌍들에 공통으로 연결될 것이다.
한편, 비트라인쌍과 서브입출력라인쌍을 연결하는 컬럼선택트랜지스터쌍(CST1/CST2)의 게이트들은 로컬컬럼선택라인(LCSL_ _)에 연결된다. 로컬컬럼선택라인(LCSL_ _)은 각 뱅크에서 단위메모리쎌어레이(MCA_k)의 수(k개)와 동일한 수로 배열되어 비트라인방향으로 신장한다. 하나의 글로우벌컬럼선택라인(GCSL_)과 하나의 로컬컬럼선택라인(LCSL_ _)사이의 연결은 뱅크선택용의 컬럼어드레스신호(BCA_/BCA_B)에 의해 제어되는 컬럼선택스위치(10)로써 각각 이루어진다.
컬럼선택스위치(10)는, 글로우벌컬럼선택라인과 로컬컬럼선택라인사이에 채널이 연결되고 뱅크선택용 컬럼어드레스신호(BCA_)에 게이트가 접속된 엔모오스트랜지스터(13)와, 로컬컬럼선택라인과 접지전압사이에 채널이 연결되고 뱅크선택용 컬럼어드레스신호(BCA_B)에 게이트가 접속된 엔모오스트랜지스터(15)로 이루어진다. 그리하여, 하나의 글로우벌컬럼선택라인에는 뱅크들의 수에 해당하는 만큼의 로컬컬럼선택라인들이 동일한 수의 컬럼선택스위치(10)들을 통하여 연결된다. 뱅크선택용 컬럼어드레스들은 하나의 컬럼억세싸이클마다 하나씩 활성화된다.
뱅크들(BO∼Bn)중 뱅크(B0)의 단위메모리쎌어레이(MCA01)에서 워드라인 및 센스앰프가 활성화되어 비트라인쌍(BL/BLB)으로 데이타가 전송된 경우에 있어서, 글로우벌워드라인들(GCSLO∼GCSLK)중에서 글로오벌컬럼선택라인(GCSLO)이 활성화 되고(GCSLO에 인가되는 컬럼선택신호가 하이레벨로 됨) 뱅크선택용 컬럼어드레스들(BCAO∼BCAn)중에서 BCAO/BCAOB가 활성화 되었다면 (BCAO는 하이레벨이고 BCAOB는 로우레벨로 되며, GCSLO에 인가된 하이레벨의 컬럼선택신호는, 하이레벨의 컬럼어드레스신호(BCAO)에 의해 턴온된 스위치용의 엔모오스트랜지스터(13)의 채널을 통하여 로컬컬럼선택라인(LCSLO1)로 전송된다. 이때, 접지전압Vss에 연결된 엔모오스트랜지스터(15)는 로우레벨의 컬럼어드레스신호(BCAOB)에 의해 턴오프된다. 컬럼선택트랜지스터(CST1/CST2)의 게이트에는 하이레벨의 컬럼선택신호가 인가되므로, 턴온된 컬럼선택트랜지스터(CST1/CST2)를 통하여 비트라인쌍(BL/BLB)은 서브입출력라인쌍(SIOO/SIOB)에 연결된다. 이에 따라, 뱅크(B0)의 단위메모리쎌어레이(MCA01)로부터 읽혀진 데이타는 서브입출력라인(SIOO)과 글로우벌입출력라인을 통하여 칩의 외부로 출력된다.
한번의 컬럼억세스싸이클에서 활성화되는 글로우벌컬럼선택라인에 대응하여 뱅크선택용 컬럼어드레스신호가 활성화되기 때문에, 전술한 제1도의 종래의 경우와 같이 하나 이상의 비트라인과 서브입출력라인이 연결되어 불필요한 직류전류의 소모나 프리차아지동작의 요구등이 필요치 않음을 알 수 있다. 예컨대, 뱅크(B0)의 단위메모리쎌어레이(MCA01)과 뱅크(B1)의 단위메모리쎌어레이(MCA11)에서 동시에 워드라인 및 센스앰프가 활성화된 경우이더라도, 뱅크선택용 컬럼어드레스신호(BCA0)만이 하이레벨(BCAOB는 로우레벨)로 활성화 되고 나머지의 뱅크선택용 컬럼어드레스신호들(BCA1∼BCAn)은 로우레벨로 됨에 의해(BCA1B∼BCAnB는 하이레벨) 로컬컬럼선택라인(GCSL01)을 제외한 다른 로컬컬럼선택라인들(LCSL11∼LCSLn1)은 글로우벌컬럼선택라인(GCSLO)에 연결되지 않는다. 따라서, 서브입출력라인쌍(SIOO/SIOOB)을 제외한 나머지의 서브 입출력라인쌍(SIO1/SIO1B∼SIOn/SIOnB)은 대응하는 비트라인쌍에 연결되지 않는다. 뱅크선택용 컬럼어드레스신호의 상태에 따라 선택되지 않은 뱅크에서의 컬럼선택스위치(10)에서는, 접지전압에 연결된 엔모오스트랜지스터(15)가 턴온되고 글로우벌컬럼선택라인에 연결된 엔모오스트랜지스터(13)가 턴온되기 때문에, 대응하는 로컬컬럼선택라인들 상의 전위는 접지전압으로 된다.
전술한 바와 같이, 본 발명에 의하면, 글로우벌컬럼선택라인에 대응하여 활성화되는 뱅크선택용 컬럼어드레스신호에 따라 해당하지 않는 서브입출력라인에는 더미데이타가 전송되는 현상이 발생되지 않으므로, 다음번에 컬럼억세스싸이클에 대비하여 프리차아지동작을 수행할 필요가 없다. 또한, 불필요하게 비트라인으로 연결되는 서브입출력라인이 존재하지 않기 때문에, 프리차아지회로(PRT)로부터 비트라인의 센스앰프로 흐르는 직류전류가 발생되지 않는다. 또한, 본 발명은 하나의 컬럼디코더로써 모든 뱅크들의 컬럼억세스동작을 통제할 수 있기 때문에, 칩의 크기를 크게하지 않고도 효율적인 멀티뱅크구조의 반도체메모리장치를 제공할 수 있다.
전술한 본 발명의 실시예에서 이용된 컬럼선택스위치의 회로구성은 제2도에 보인것에 한정되지 않으며, 공지의 회로설계기술을 이용하여 다른 형태로도 구성할 수 있음에 유의하여야 한다. 예를 들어 컬럼선택라인상에 신호전송에 따른 고유한 문제들을 해결하기 위한 보조수단들을 부가하는 등의 개량이 가능할 것이다. 그외에, 본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 범위내에서 구성 등을 단순하게 변경하거나 부가하는 것에 의해 본 발명을 달리 실시하는 것은 본 발명의 기술분야에서 통상의 지식을 가진 자에게는 용이한 것이다.

Claims (3)

  1. 컬럼선택트랜지스터쌍을 통하여 연결된 다수개의 비트라인들 및 입출력라인들을 가지며, 메모리어레이가 다수개의 뱅크들로 분할된 반도체메모리장치에 있어서, 하나의 컬럼디코더와, 상기 컬럼디코더로부터 상기 뱅크들에 공통으로 걸쳐서 신장하는 다수개의 글로우벌컬럼선택라인들과, 상기 컬럼선택트랜지스터쌍의 게이트들에 접속된 다수개의 로컬컬럼선택라인들과, 뱅크들을 선택하는 신호에 응답하여 상기 글로우벌컬럼선택라인과 상기 로컬컬럼선택라인을 연결하는 수단을 구비함을 특징으로 하는 반도체메모리장치.
  2. 제 1항에 있어서, 상기 수단이, 상기 수단이, 상기 글로우벌컬런선택라인과 상기 로컬컬럼선택라인사이에 채널이 연결되고 상기 신호에 게이트가 접속된 엔모오스 트랜지스터와, 상기 로컬컬럼선택라인과 접지전압사이에 채널이 연결되고 상기 신호의 논리반전신호에 게이트가 접속된 엔모오스트랜지스터를 구비함을 특징으로 하는 반도체메모리장치.
  3. 제1항 또는 제2항에 있어서, 상기 신호가 컬럼어드레스신호임을 특징으로 하는 반도체메모리장치.
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DE19618781A DE19618781B4 (de) 1995-05-12 1996-05-09 Halbleiterspeichervorrichtung mit hierarchischer Spaltenauswahlleitungsstruktur
GB9609788A GB2300737B (en) 1995-05-12 1996-05-10 Semiconductor memory device having hierarchical column select line structure
US08/644,129 US5715209A (en) 1995-05-12 1996-05-10 Integrated circuit memory devices including a dual transistor column selection switch and related methods
JP8117565A JPH08339687A (ja) 1995-05-12 1996-05-13 マルチバンク形の半導体メモリ装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170100993A (ko) * 2016-02-26 2017-09-05 에스케이하이닉스 주식회사 반도체 메모리 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230412B1 (ko) * 1997-03-08 1999-11-15 윤종용 멀티 뱅크를 갖는 반도체 메모리장치
US5822268A (en) * 1997-09-11 1998-10-13 International Business Machines Corporation Hierarchical column select line architecture for multi-bank DRAMs
US5949732A (en) * 1997-09-11 1999-09-07 International Business Machines Corporation Method of structuring a multi-bank DRAM into a hierarchical column select line architecture
US5923605A (en) * 1997-09-29 1999-07-13 Siemens Aktiengesellschaft Space-efficient semiconductor memory having hierarchical column select line architecture
KR100252053B1 (ko) 1997-12-04 2000-05-01 윤종용 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법
JP2000040358A (ja) * 1998-07-21 2000-02-08 Mitsubishi Electric Corp 半導体記憶装置
JP2000187984A (ja) * 1998-12-24 2000-07-04 Matsushita Electric Ind Co Ltd 半導体記憶装置及び副ワード線駆動信号発生回路
US6288964B1 (en) 1999-07-23 2001-09-11 Micron Technology, Inc. Method to electrically program antifuses
DE10260647B3 (de) * 2002-12-23 2004-08-26 Infineon Technologies Ag Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben
JP2006134469A (ja) 2004-11-05 2006-05-25 Elpida Memory Inc 半導体記憶装置
KR20110100464A (ko) * 2010-03-04 2011-09-14 삼성전자주식회사 반도체 메모리 장치
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2654548B2 (ja) * 1987-10-02 1997-09-17 株式会社日立製作所 半導体記憶装置
JP2825291B2 (ja) * 1989-11-13 1998-11-18 株式会社東芝 半導体記憶装置
JPH03181094A (ja) * 1989-12-08 1991-08-07 Hitachi Ltd 半導体記憶装置
JP2880547B2 (ja) * 1990-01-19 1999-04-12 三菱電機株式会社 半導体記憶装置
KR950004853B1 (ko) * 1991-08-14 1995-05-15 삼성전자 주식회사 저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치
JPH0574165A (ja) * 1991-09-10 1993-03-26 Nec Corp 半導体記憶装置
JP3304531B2 (ja) * 1993-08-24 2002-07-22 富士通株式会社 半導体記憶装置
JPH07130163A (ja) * 1993-11-01 1995-05-19 Matsushita Electron Corp 半導体メモリ
US5535172A (en) * 1995-02-28 1996-07-09 Alliance Semiconductor Corporation Dual-port random access memory having reduced architecture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170100993A (ko) * 2016-02-26 2017-09-05 에스케이하이닉스 주식회사 반도체 메모리 장치

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