DE10260647B3 - Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben - Google Patents

Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben Download PDF

Info

Publication number
DE10260647B3
DE10260647B3 DE10260647A DE10260647A DE10260647B3 DE 10260647 B3 DE10260647 B3 DE 10260647B3 DE 10260647 A DE10260647 A DE 10260647A DE 10260647 A DE10260647 A DE 10260647A DE 10260647 B3 DE10260647 B3 DE 10260647B3
Authority
DE
Germany
Prior art keywords
ldq
mdq
csl
local data
data line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10260647A
Other languages
English (en)
Inventor
Manfred Proell
Stephan Dr. Schröder
Ralf Schneider
Jörg Dr. Kliewer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10260647A priority Critical patent/DE10260647B3/de
Priority to US10/742,761 priority patent/US6965535B2/en
Application granted granted Critical
Publication of DE10260647B3 publication Critical patent/DE10260647B3/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

Die Erfindung betrifft einen integrierten Halbleiterspeicher, insbesondere DRAM-Speicher, bei dem primäre Sendeverstärker (SA) mit einer Bitleitung (BL) eines jeweiligen Zellenblocks gekoppelt und durch jeweils einen zugeordneten CSL-Schalter auf ein CSL-Signal hin mit einer gemeinsamen lokalen Datenleitung (LDQ) verbindbar sind und bei dem eine MDQ/LDQ-Schalteranordnung eine Hauptdatenleitung (MDQ) mit der lokalen Datenleitung (DQL) eines jeweiligen Zellenblocks auf ein MDQ/LDQ-Schaltersignal hin verbindet. Bei dem Halbleiterspeicher ist ein Steuereingang jedes CSL-Schalters mit einem UND-Glied verbunden, welches das CSL-Signal mit dem MDQ/LDQ-Schaltersignal UND-verknüpft und dadurch die CSL-Schalter nur in Zellenblöcken durchschaltet, in denen eine Wortleitung aktiviert wurde.

Description

  • Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einem in einzelne Zellenblöcke unterteilten Speicherzellenfeld, primären Senseverstärkern, die mit einer Bitleitung eines jeweiligen Zellenblocks gekoppelt und durch jeweils einen dem primären Senseverstärker zugeordneten CSL-Schalter auf ein diesem zugeführtes CSL-Signal hin mit einer den primären Senseverstärkern gemeinsamen lokalen Datenleitung verbunden werden und einer Hauptdatenleitung, die pro Zellenblock eine MDQ/LDQ-Schalteranordnung zur Verbindung der Hauptdatenleitung mit der lokalen Datenleitung eines jeweiligen Zellenblocks auf ein MDQ/LDQ-Schaltersignal hin aufweist, und ein Verfahren zum Betrieb eines derartigen integrierten Halbleiterspeichers gemäß dem Oberbegriff des unabhängigen Anspruch 12.
  • Ein derartiger integrierter Halbleiterspeicher und ein solches Verfahren zum Betrieb eines solchen integrierten Halbleiterspeichers sind aus US 5,822,268 A bekannt.
  • Speicherbausteine müssen nach dem Absetzen eines Prechargebefehls, also während die lokalen Datenleitungen (LDQs) von den Hauptdatenleitungen (MDQs) abgekoppelt sind, die MDQs auf den vollen hohen Bitleitungspegel (Vblh) und die LDQs auf den halben Bitleitungspegel (Mittenspannung = Vbleq) aufladen. Die lokalen Datenleitungen müssen deshalb auf den Mittenpegel vorgeladen sein, damit die nicht gespreizten Bitleitungen entlang einer gesamten Column-Select-Leitung (CSL) weiterhin auf ihrem Mittenpegel bleiben, wenn das impulsförmige CSL-Signal die Bitleitung (BL) an die LDQ schaltet. Würden die LDQs auf den hohen Bitleitungspegel gelegt, so würde sich auf der durch das CSL-Impulssignal mit den LDQs verbundenen, nicht gespreizten Bitleitung eine Spannung größer als der Mittenpegel einstellen, der nur langsam über die schwachen Leckstromausgleichstransistoren der Bitleitung wieder auf den Mittenpegel gedrückt werden könnte. Damit wäre der primäre Senseverstärker (SA) nicht in seinem vorbestimmten Arbeits punkt, das heißt er wird langsam und das Übertragungsverhältnis für eine physikalische "1" in der Speicherzelle wäre bei einem folgenden Zugriff auf dieselbe Bitleitung ebenfalls reduziert. Nach dem Prechargebefehl, beim nächsten Aktivierungsbefehl des Speicherbausteins werden entlang einer logischen Wortleitung, das sind durch eine X-Adresse aktivierte physikalische Wortleitungen, alle LDQs mit den MDQs verbunden, und die Kapazität der LDQs muss vom Mittenpegel auf den hohen Bitleitungspegel umgeladen werden. Dies macht einen guten Teil des Betriebsstrom aus.
  • Beiliegende 1 zeigt schematisch und teilweise als Blockdiagramm einen Abschnitt eines heute üblichen DRAM-Speichers mit einem prinzipiellen Aufbau der Schaltungen, die die Daten von den Senseverstärkern SA an die Datenausgänge des DRAM-Speicherchips transportieren. Das Speicherzellenfeld ist in Zeilen- bzw. X-Richtung in einzelne Zellenblöcke unterteilt, von denen ein erster Zellenblock 1 und ein zweiter Zellenblock 2 gezeigt sind. Zwischen benachbarten zwei Zellenblöcken liegt ein so genannter Senseverstärker- bzw. SA-Streifen, in dem die mit den Bitleitungen BL verbundenen primären Senseverstärker SA und jeweils mit den einzelnen Senseverstärkern SA verbundene CSL-Schalter angeordnet sind. Weiterhin sind die lokalen Datenleitungen (LDQs) (zum Beispiel LDQ1.1, 1.2, 2.1, 2.2, 3.1 und 3.2) im SA-Streifen 1 geführt. In den SA-Streifen liegen außerdem MDQ/LDQ-Schalter, die auf ein Steuersignal hin zur Verbindung der LDQs mit den MDQs dienen, sowie Ladungsausgleichstransistoren LDQ-EQL, die zum Precharge der LDQ-Leitungen auf den zuvor erwähnten Mittenpegel Vbleq dienen und die mit einem entsprechenden Potential Vbleq gespeist werden. Wie in 1 ersichtlich, sind die LDQs in Spaltenrichtung Y in einzelne Segmente zum Beispiel in die LDQ-Segmente 1, 2 und 3 unterteilt, und die CSL-Leitungen CSL1, CSL2, CSL3 sowie die MDQ-Schalter und die Ladungsausgleichstransistoren sind für jedes Segment vorhanden. Die CSL-Leitungen gehen über sämtliche Blöcke des Zel lenfelds. Dasselbe gilt für die über die MDQ/LDQ-Schalter mit den LDQs verbindbaren MDQs. In 1 ist nicht ersichtlich, dass in Wirklichkeit alle LDQs und alle MDQs als komplementäre Leitungspaare aufgebaut sind. Die MDQs sind mit im Chipgürtel angeordneten sekundären Senseverstärkern SSA verbunden. Sowohl die primären Senseverstärker SA als auch die sekundären Senseverstärker SSA sind als Differenzverstärker ausgeführt und verarbeiten die ihnen zugeführten differentiellen Signale auf den komplementären BLs bzw. LDQs einerseits und den MDQs andererseits. Die MDQ/LDQ-Schalter stellen eine 1 aus X-Auswahl der LDQ-Segmente auf die gleiche zugehörige MDQ dar. Welche LDQ durch den zugehörigen MDQ/LDQ-Schalter auf die MDQ durchgeschaltet wird, hängt von der (in 1 nicht gezeigten) ausgewählten Wortleitung und damit von der entsprechenden gespreizten BL- bzw. den gespreizten SAs ab.
  • In 1 wurde zur einfacheren Darstellung auf die Komplementärleitungen verzichtet und für MDQ- und LDQ-Leitungspaare jeweils nur einzelne Linien eingezeichnet. Dazu kommen die erwähnten Prechargesteuerleitungen für LDQ und MDQ zur Ansteuerung der LDQ-Ladungsausgleichstransistoren und von im Chipgürtel liegenden MDQ-Ladungsausgleichstransistoren, so dass die LDQ und MDQ im Prechargefall jeweils mit entsprechenden Generatoren für Vbleq und Vblh verbunden werden. Während der LDQ-Precharge bei allen nicht mit den MDQs verbundenen LDQs stattfindet, muss für den MDQ-Precharge jeweils der aktive SSA-Block vom Precharge ausgenommen werden. Dies setzt eine LDQ-Segment individuelle Steuerung der MDQ-EQL-Transistoren voraus.
  • Eine CSL, die die angelegte Y-Adresse repräsentiert, wählt über die angesteuerten CSL-Schalter je zwei primäre Senseverstärker SA in allen SA-Streifen aus, obwohl nur wenige SAs tatsächlich Daten bewertet haben. Das heißt, dass mit dem durch mehrere Zellenblöcke durchgehenden CSL-Signal auch nicht aktive SAs angesteuert werden, das heißt SAs von Blöcken, in denen keine Wortleitung aktiviert ist.
  • 2A zeigt anhand eines Signal-Zeitdiagramms Prechargepotentiale einer LDQ eines Zellenblocks, der von einem anfänglich aktiven Zustand ab dem Zeitpunkt t1 den inaktiven Zustand annimmt. Der Zeitpunkt t1 repräsentiert den Zeitpunkt, zu dem, bewirkt durch das tiefgebende MDQ/LDQ-Schaltersignal, die LDQ von der MDQ abgekoppelt wird. In strichpunktierten Linien sind zwei mögliche und unterschiedliche Verläufe des LDQ-Prechargepegels dargestellt. Wie erwähnt, ergibt sich ein potentielles Problem, wenn die LDQ zum Zeitpunkt des CSL-Impulssignals noch nicht auf Vbleq vorgeladen werden konnte, denn wenn die LDQs noch auf hohem Bitleitungspegel lägen, würde sich auf der durch das CSL-Impulssignal mit den LDQ verbundenen, nicht gespreizten Bitleitung eine Spannung größer als der Mittenpegel einstellen, der nur langsam wieder auf den Mittenpegel gedrückt werden könnte.
  • Aus US 5,715,209 A ist ein integrierter Halbleiterspeicher bekannt, bei dem der Steuereingang jedes CSL-Schalters mit einem UND-Glied verbunden ist, das ein ihm angelegtes CSL-Signal und ein Bit einer Spalten-Bank-Adresse verknüpft.
    •
  • Die Erfindung hat sich die Aufgabe gestellt, das oben beschriebene, mit dem LDQ-Precharge einhergehende Problem zu lösen und ermöglicht eine stromsparende Alternative zum LDQ-Precharge eines integrierten Halbleiterspeichers.
  • Diese Aufgabe wird anspruchsgemäß gelöst. Dadurch dass bei einem gattungsgemäßen integrierten Halbleiterspeicher gemäß einem ersten wesentlichen Aspekt der Erfindung ein Steuereingang jedes CSL-Schalters mit einem UND-Glied verbunden ist, welches das ihm angelegte CSL-Signal mit dem MDQ/LDQ-Schaltersignal dieses Zellenblocks UND-verknüpft und dadurch die CSL-Schalter zur Verbindung der ihnen zugeordneten primären Senseverstärker mit der gemeinsamen lokalen Datenleitung nur in Zellenblöcken durchschaltet, in denen eine Wortleitung aktiviert wurde, kann sich das CSL-Signal an den am CSL-Schalter angeschlossenen primären Senseverstärkern nur in aktiven Zellenblöcken auswirken und wird in allen nicht aktiven Zellenblöcken, das heißt in solchen Zellenblöcken, in denen keine Wortleitung aktiviert wurde, durch den dafür herrschenden tiefen Pegel des MDQ/LDQ-Schaltersignals unterdrückt. Das heißt, dass von dem Moment an, wo LDQ durch den MDQ/LDQ-Schalter von MDQ abgekoppelt ist, die LDQs aller nicht aktiver Zellenblöcke im floatenden Zustand sind.
  • Die Erfindung spart somit den zur Umladung der LDQs vom vollen hohen Bitleitungspegel Vblh zum Mittenpegel Vbleq notwendigen Betriebsstromanteil ein. Ferner werden die Ladungsausgleichstransistoren für die LDQs durch die Erfindung überflüssig. Beispielsweise lassen sich bei einem 256 M S14 Speicherbaustein, der acht LDQ-Segmente entlang einer Wortleitung, sechzehn 4M-Blöcke je Bank, vier LDQ-Paare pro 4M-Block, 2 LDQs pro LDQ-Paar und vier Bänke hat, 4096 Transistoren pro Speicherchip einsparen. Der vorgeschlagene integrierte Halbleiterspeicher verringert zusätzlich die Gesamtkapazität der CSL-Leitung, da deutlich weniger der kapazitiven Transistorgates direkt mit der CSL-Leitung verbunden sind. Dadurch kann das kurze CSL-Impulssignal schneller werden, das heißt, dass es eine kürzere Laufzeit zum Chiprand hat und steilere Flanken bekommen. Dies steigert die gesamte Leistungsfähigkeit des Speicherbausteins.
  • Gemäß einem zweiten Aspekt ist ein Verfahren zum Betrieb eines integrierten Halbleiterspeichers, bei dem mit den Bitleitungen eines in einzelne Zellenblöcke unterteilten Speicherzellenfelds verbundene primäre Senseverstärker durch ein diesen jeweils zugeordneten CSL-Schaltern zugeführtes CSL-Signal einer den primären Senseverstärkern gemeinsamen lokalen Datenleitung aufgeschaltet werden und die lokalen Datenleitungen jedes Zellenblocks über eine jeweilige MDQ/LDQ-Schalteranordnung mittels eines letzterer zugeführten Schaltersignals mit einer allen Zellenblöcken gemeinsamen Hauptdatenleitung verbunden werden, dadurch gekennzeichnet, dass das CSL-Signal mit dem MDQ/LDQ- Schaltersignal des betreffenden Zellenblocks UND-verknüpft wird und dadurch der CSL-Schalter nur die primären Senseverstärker mit der lokalen Datenleitung verbindet, die Zellenblöcken zugeordnet sind, in denen eine Wortleitung aktiviert wurde.
  • Die oben genannten und weitere vorteilhafte Merkmale eines erfindungsgemäßen integrierten Halbleiterspeichers, insbesondere DRAM-Speichers und eines Verfahrens zum Betrieb desselben werden in der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels noch deutlicher, wenn diese Beschreibung bezogen auf die beiliegende Zeichnung gelesen wird. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 schematisch und teilweise als Blockdiagramm die eingangs schon beschriebene Struktur eines üblichen DRAM-Speichers mit segmentierten lokalen Datenleitungen;
  • 2A ein Signalzeitdiagramm, welches LDQ-Prechargepegel im aktiven und inaktiven Zustand eines Zellenblocks des in 1 dargestellten DRAM-Speichers veranschaulicht;
  • 2B ein Impulszeitdiagramm, das den zeitlichen Verlauf des Pegels auf einer lokalen Datenleitung LDQ bei einem erfindungsgemäßen integrierten Halbleiterspeicher veranschaulicht;
  • 3 schematisch und teilweise als Blockdiagramm einen Abschnitt eines erfindungsgemäß ausgeführten DRAM-Speichers;
  • 3A ein erstes Ausführungsbeispiel einer UND-Verknüpfung des MDQ/LDQ-Schaltersignals mit dem CSL-Impulssignal und
  • 3B ein zweites Ausführungsbeispiel einer UND-Verknüpfung des MDQ/LDQ-Schaltersignals mit dem CSL-Impulssignal, bei der nur ein einziger FET-Transistor benötigt wird.
    •
  • Zunächst werden anhand des in 3 gezeigten Schaltdiagramms die notwendigen Modifikationen im Vergleich mit 1 für eine durch den MDQ-Precharge auf Vblh in der Prechargephase vorgeladene LDQ beschrieben. In 3 fehlen gegenüber 1 die LDQ-Ladungsausgleichstransistoren LDQ-EQL. Sie sind nun überflüssig. Um die eingangs angesprochenen Nachteile des LDQ-Prechargevorgangs für die nicht gespreizten Bitleitungen zu vermeiden, muss sichergestellt sein, dass nur die Transfergates der CSL-Schalter (Schalten SA bzw. BL auf LDQ) durch das CSL-Impulssignal durchgeschaltet werden, bei denen der primäre Senseverstärker SA die Bitleitung BL gespreizt hat. Die Information für diese Steuerung ist in den einzelnen SA-Streifen durch das MDQ/LDQ-Schaltersignal vorhanden und muss lediglich mit dem CSL-Signal des entsprechenden LDQ-Segments UND-verknüpft werden.
  • Die 3A zeigt ein Schaltschema einer einfachen Ausführungsform, bei der die oben erwähnte UND-Verknüpfung durch eine Reihenschaltung zweier Transfergates zwischen SA und BL (komplementäre Bitleitungen BLT, BLC) und der entsprechenden der beiden komplementären LDQs, das heißt LDQT und LDQC realisiert ist, die demnach zwei zusätzliche FET-Transistoren benötigt. Die Gates der ersten FET-Transistoren der beiden UND-Schaltungen werden vom CSL-Impulssignal CSL und die Gates der zweiten FET-Transistoren der beiden UND-Schaltungen vom MDQ/LDQ-Schaltersignal gesteuert. In Zellenblöcken, in denen keine Wortleitung aktiviert wurde und damit weder die Bitleitung gespreizt noch die LDQ an die MDQ angekoppelt werden soll, bleibt das MDQ/LDQ-Schaltersignal inaktiv, und die in 3A gezeigten beiden UND-Schaltungen verhindern, dass sich die Ladungen von BL (Vbleq) und LDQ (Vblh) ausgleichen.
  • Da das CSL-Impulssignal auf der CSL-Leitung immer nur ein kurzes Signal ist, das immer innerhalb der Dauer des MDQ/LDQ-Schaltersignalimpulses auftritt, lässt sich die in 3A gezeigte UND-Verknüpfung gemäß 3B mit nur einem Transistor TR realisieren, der vier Transfergates für jeden CSL-Schalter steuert. An dieser Stelle muss jedoch bemerkt werden, dass 3 nur zwei Transfergates pro CSL-Schalter zeigt, da, wie schon in 1 die komplementären BLs, LDQs und MDQs und damit auch die entsprechenden Transfergates für die komplementären LDQs bzw. BLs weggelassen sind. Dagegen zeigt 3B die echte Anordnung mit den komplementären Bitleitungen BLT und BLC, dem differentiellen SA und den komplementären LDQT und LDQC.
  • Die beiliegende 2B zeigt die durch die erfindungsgemäße Gestaltung des integrierten Halbleiterspeichers erreichte Verbesserung im Vergleich mit den in 2A gezeigten Verhältnissen. Durch den ab dem Zeitpunkt t1 tiefen Pegel des MDQ/LDQ-Schaltersignals wird das CSL-Impulssignal für alle primären Senseverstärker SA inaktiver Zellenblöcke unterdrückt. Das kurze CSL-Impulssignal lässt sich deshalb im inaktiven Zustand des Zellenblocks mit Sicherheit unterdrücken, da das CSL-Impulssignal immer innerhalb des MDQ/LDQ-Schaltersignals liegt.
  • Obwohl die erfindungsgemäß vorgeschlagene Struktur eines integrierten Halbleiterspeichers gemäß 3 einen zusätzlichen Transistor TR pro vier Transfergates der CSL-Schalter benötigt, hat die Erfindung dennoch die Vorteile, dass der Betriebsstromanteil zur Umladung der LDQs von Vblh auf Vbleq eingespart werden kann und dass die Equalize-Transistoren für die LDQs überflüssig werden. Ferner ist durch die Erfindung die Gesamtkapazität der CSL-Leitungen verringert, da deutlich weniger kapazitive Transistorgates direkt mit der CSL-Leitung verbunden sind. Dadurch kann das kurze CSL-Impulssignal schneller werden und steilere Flanken bekommen, was einen Performancegewinn bedeutet.
    • BL
    Bitleitung
    CSL
    Column-Select-Leitung
    LDQ
    lokale Datenleitung
    MDQ
    Hauptdatenleitung
    SA
    primärer Senseverstärker
    SSA
    sekundärer Senseverstärker
    TR
    Transistor
    Vblh
    hoher Bitleitungspegel
    Vbleq
    mittlerer Bitleitungspegel
    BLC, BLT
    komplementäre Bitleitungen
    LDQT, LDQC
    komplementäre lokale Datenleitungen
    &
    UND-Verknüpfung

Claims (16)

  1. Integrierter Halbleiterspeicher mit. – einem in einzelne Zellenblöcke unterteilten Speicherzellenfeld, – primären Senseverstärkern (SA), die mit einer Bitleitung (BL) eines jeweiligen Zellenblocks gekoppelt und durch jeweils einen dem primären Senseverstärker (SR) zugeordneten CSL-Schalter auf ein diesem zugeführtes CSL-Signal hin mit einer den primären Senseverstärkern (SA) gemeinsamen lokalen Datenleitung (LDQ) verbunden werden und – einer Hauptdatenleitung (MDQ), die pro Zellenblock eine MDQ/LDQ-Schalteranordnung zur Verbindung der Hauptdatenleitung (MDQ) mit der lokalen Datenleitung (LDQ) eines jeweiligen Zellenblocks auf ein MDQ/LDQ-Schaltersignal hin aufweist, dadurch gekennzeichnet, dass ein Steuereingang jedes CSL-Schalters mit einem UND-Glied verbunden ist, welches das ihm angelegte CSL-Signal mit dem MDQ/LDQ-Schaltersignal dieses Zellenblocks UND-verknüpft und dadurch die CSL-Schalter zur Verbindung der ihnen zugeordneten primären Senseverstärker (SA) mit der gemeinsamen lokalen Datenleitung (LDQ) nur in Zellenblöcken durchschaltet, in denen eine Wortleitung aktiviert wurde.
  2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die lokalen Datenleitungen (LDQ) in Spaltenrichtung (Y) des Speicherzellenfelds in Segmente unterteilt sind und dass den CSL-Schaltern jedes Segments ein separates CSL-Signal über eine entsprechende CSL-Signalleitung zugeführt wird, die allen Zellenblöcken gemeinsam ist.
  3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, dass pro Segment jeweils zwei lokale Datenleitungen (LDQ) vorgesehen sind, die durch zwei vom MDQ/LDQ-Schaltersignal gleichzeitig betätigte MDQ/LDQ-Schalter der MDQ/LDQ-Schalteranordnung mit zwei entsprechenden Hauptdatenleitungen (MDQ) verbunden werden.
  4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass jede Hauptdatenleitung (MDQ) jedes Segments zu einem einzelnen sekundären Senseverstärker (SSA) geführt ist.
  5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Bitleitungen (BL), die lokalen Datenleitungen (LDQ) und die Hauptdatenleitungen (MDQ) jeweils in Form zweier zueinander komplementärer Leitungen (BLT, BLC, LDQT, LDQC und MDQT, MDQC) und die primären Senseverstärker (SA) und die sekundären Senseverstärker (SSA) jeweils als Differenzverstärker ausgeführt sind.
  6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, dass der CSL-Schalter für jede der komplementären lokalen Datenleitungen (LDQ) ein Transfergate umfasst.
  7. Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das mit jedem CSL-Schalter verbundene UND-Glied ein einzelner FET-Transistor ist.
  8. Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass jede der allen Zellenblöcken eines Segments gemeinsamen Hauptdatenleitung (MDQ) mit einer Ladungsausgleichsschaltung (MDQ/EQL) verbunden ist, um die betreffende Hauptdatenleitung (MDQ) und eine zu dieser Zeit mit letzter verbundene lokale Datenleitung (LDQ) auf einen Prechargebefehl auf ein vorbestimmtes Prechargepotential (Vblh) vorzuladen.
  9. Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die primären Senseverstärker (SR), die lokalen Datenleitungen (LDQ), die MDQ/LDQ-Schalteranordnung, die CSL-Schalter und die jeweils damit verbundenen UND-Glieder eines jeweiligen Zellenblocks in einem zwischen diesem und einem benachbarten Zellenblock liegenden Senseverstärkerstreifen (SA-Streifen) angeordnet sind.
  10. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die sekundären Senseverstärker (SSA) und die Ladungsausgleichsschaltungen (MDQ/EQL) aller Segmente in einem außerhalb der Zellenblöcke liegenden Chipgürtel angeordnet sind.
  11. Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass er ein DRAM-Speicher ist.
  12. Verfahren zum Betrieb eines integrierten Halbleiterspeichers, bei dem mit den Bitleitungen (BL) eines in einzelne Zellenblöcke unterteilten Speicherzellenfelds verbundene primäre Senseverstärker (SA) durch ein diesen jeweils zugeordneten CSL-Schaltern zugeführtes CSL-Signal einer den primären Senseverstärkern (SA) gemeinsamen lokalen Datenleitung (LDQ) aufgeschaltet werden und die lokalen Datenleitungen (LDQ) jedes Zellenblocks über eine jeweilige MDQ/LDQ-Schalteranordnung mittels eines letzterer zugeführten Schaltersignals mit einer allen Zellenblöcken gemeinsamen Hauptdatenleitung (MDQ) verbunden werden, dadurch gekennzeichnet, dass das CSL-Signal mit dem MDQ/LDQ-Schaltersignal des betreffenden Zellenblocks UND-verknüpft wird und dadurch der CSL-Schalter nur die primären Senseverstärker (SA) mit der lokalen Datenleitung (LDQ) verbindet, die Zellenblöcken zugeordnet sind, in denen eine Wortleitung aktiviert wurde.
  13. Verfahren nach Anspruch 12, bei dem die lokalen Datenleitungen (LDQ) in Spaltenrichtung (Y) des Speicherzellenfelds in Segmente unterteilt sind, dadurch gekennzeichnet, dass den CSL-Schaltern eines jeweiligen Segments ein separates, allen Zellenblöcken gemeinsames CSL-Signal zugeführt wird.
  14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass eine Hauptdatenleitung (MDQ) und eine zu einer Zeit mit letzterer verbundene lokale Datenleitung (LDQ) auf einen Prechargebefehl hin auf ein vorbestimmtes Prechargepotential (Vblh) vorgeladen werden.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Prechargepotential (Vblh) das volle hohe Bitleitungspotential ist.
  16. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der integrierte Halbleiterspeicher ein DRAM-Speicher ist.
DE10260647A 2002-12-23 2002-12-23 Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben Expired - Fee Related DE10260647B3 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10260647A DE10260647B3 (de) 2002-12-23 2002-12-23 Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben
US10/742,761 US6965535B2 (en) 2002-12-23 2003-12-23 Integrated semiconductor memory circuit and a method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10260647A DE10260647B3 (de) 2002-12-23 2002-12-23 Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben

Publications (1)

Publication Number Publication Date
DE10260647B3 true DE10260647B3 (de) 2004-08-26

Family

ID=32747439

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10260647A Expired - Fee Related DE10260647B3 (de) 2002-12-23 2002-12-23 Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben

Country Status (2)

Country Link
US (1) US6965535B2 (de)
DE (1) DE10260647B3 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006061012B4 (de) * 2006-12-22 2008-11-06 Qimonda Ag Interne Spannungsüberwachung beim Testen von Wafern

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5715209A (en) * 1995-05-12 1998-02-03 Samsung Electronics Co., Ltd. Integrated circuit memory devices including a dual transistor column selection switch and related methods
US5822268A (en) * 1997-09-11 1998-10-13 International Business Machines Corporation Hierarchical column select line architecture for multi-bank DRAMs

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230319B2 (ja) * 1992-07-09 2001-11-19 ソニー株式会社 音響再生装置
US5546349A (en) * 1995-03-13 1996-08-13 Kabushiki Kaisha Toshiba Exchangeable hierarchical data line structure
JP2000260181A (ja) * 1999-03-08 2000-09-22 Toshiba Corp 同期型半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5715209A (en) * 1995-05-12 1998-02-03 Samsung Electronics Co., Ltd. Integrated circuit memory devices including a dual transistor column selection switch and related methods
US5822268A (en) * 1997-09-11 1998-10-13 International Business Machines Corporation Hierarchical column select line architecture for multi-bank DRAMs

Also Published As

Publication number Publication date
US6965535B2 (en) 2005-11-15
US20040184333A1 (en) 2004-09-23

Similar Documents

Publication Publication Date Title
DE4036091C2 (de) Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff
DE2659248C3 (de) Dynamischer Speicher mit wahlfreiem Zugriff
DE19650715B4 (de) Unterwortleitungstreiberschaltung und diese verwendende Halbleiterspeichervorrichtung
DE3923629C2 (de) DRAM-Halbleiterbaustein
DE3247538C2 (de)
DE2919166C2 (de) Speichervorrichtung
DE3932442C2 (de) Dynamischer Speicher mit wahlfreiem Zugriff
EP0908893B1 (de) Speicherarchitektur mit Mehrebenenhierarchie
DE4024295A1 (de) Dynamische halbleiterspeichervorrichtung
DE10144245B4 (de) Halbleiterspeicherbauelement mit Bitleitungen und einem Abtastverstärker
DE60119995T2 (de) System und verfahren zum frühen schreiben in speicher durch halten der bitleitung auf festem potential
DE19756929B4 (de) Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe
DE2557165C3 (de) Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein
DE10227806A1 (de) Halbleiterspeichereinrichtung mit Hochgeschwindigkeitsbetrieb und Verfahren zum Verwenden und Entwerfen derselben
DE10302649B3 (de) RAM-Speicher mit Shared-SA-Struktur
DE10238363B4 (de) Schaltung und Verfahren zum Vorladen von Speichervorrichtungen mit gemeinsam genutzten Leseverstärkern
DE10260647B3 (de) Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben
DE10121837C1 (de) Speicherschaltung mit mehreren Speicherbereichen
DE10107314C2 (de) Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers und Halbleiterspeicher
DE69923900T2 (de) Architektur für eine Speicherschaltung
DE10205693B4 (de) Halbleiterspeicherbauelement und zugehöriges Signalleitungsanordnungsverfahren
DE19962509B4 (de) Bitleitungsleseverstärker für eine Halbleiterspeicher-Vorrichtung
DE10238760A1 (de) Halbleiterspeichervorrichtung
EP1134744A2 (de) Integrierter Speicher mit Plattenleitungssegmenten
DE19953323B4 (de) SDRAM-Speicherbaustein und CAS-Verzögerungssteuerschaltung

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee