DE69923900T2 - Architektur für eine Speicherschaltung - Google Patents

Description

• Die vorliegende Erfindung betrifft Speicher, die in Form eines Matrixnetzes von Speicherzellen in integrierter Schaltungstechnik ausgeführt sind. Die Erfindung bezieht sich beispielsweise auf dynamische Speicher (DRAM), welche die zu speichernden Daten (Zustände "0" oder "1") in Speicherzellen speichern, deren jede jeweils aus einem Speicherkondensator und einem Wähl-bzw. Ansteuer-MOS-Transistor bestehen. Das hier Folgende bezieht sich auf das Beispiel eines dynamischen Speichers. Jedoch ist zu beachten, dass die Erfindung auch andere Speichertypen, beispielsweise statische Speicher (SRAM) oder EPROM und allgemeiner jedes Matrixnetz von Zellen betrifft.
• 1 zeigt in sehr schematischer Form ein Beispiel einer Zelle 1 eines herkömmlichen dynamischen Speichers (DRAM). Eine derartige Zelle 1 besteht aus einem Wähl- bzw. Ansteuer-MOS-Transistor (hier beispielsweise ein N-Kanal-Transistor) in Zuordnung zu einem Speicherkondensator C für das zu speichernde Datum. Das Gate des Transistors T ist mit einer Reihen- bzw. Zeilenleitung WL verbunden, die als Wortleitung bezeichnet wird. Der Drain-Anschluss d des Transistors T ist mit einer Spaltenleitung LBL verbunden, die als Lokalbit-Leitung bezeichnet wird. Der Source-Anschluss s des Transistors T ist mit einem ersten Anschluss des Kondesators C verbunden, dessen anderer Anschluss mit einer konstanten Spannung Vp verbunden ist, im Allgemeinen mit einem Potential (Vdd/2) in der Mitte zwischen dem hohen Speisepotential Vdd und dem niedrigen Speisepotential Vss (im allgemeinen Masse). Der Anschluss s bildet den Speicherknoten für das Datum der so gebildeten Speicherzelle. Mehrere Speicherzellen dieser Art, wie sie in 1 dargestellt ist, sind einander in einem Matrixnetz von Wortzeilen und Bitspalten zugeordnet.
• Um eine Zelle 1, wie sie beispielsweise in 1 dargestellt ist, zu adressieren, muss die dem Gate des Transistors T dieser Zelle zugeordnete Wortleitung WL auf ein ho hes Potential, im Allgemeinen das hohe Speisepotential Vdd des Matrixnetzes, gebracht werden.
• Falls diese Adressierung in Verbindung mit einem Schreibvorgang steht, wird der Speicherknoten s entweder auf das niedrige Speisepotential (Vss) des Matrixnetzes gebracht, wenn der Kondensator C über eine mit Masse verbundene Bitleitung LBL entladen wird, oder auf das Potential Vdd, wenn die Bitleitung auf das Potential Vdd gebracht wird, was eine Programmierung auf den hohen Zustand bedeutet. Zur Vereinfachung der Darlegung tragen die vorstehend beschriebenen Pegel nicht dem Einfluss der Schwellspannung Vt des Transistors T auf das in dem Kondensator C gespeicherte Niveau Rechnung.
• Wenn die Zelle 1 im Lesebetrieb adressiert wird, wird die lokale Bitleitung LBL auf ein Medianpotential (Vdd/2) zwischen den beiden Speise- bzw. Versorgungspotentialen der Schaltung, nämlich dem hohen Vdd und dem niedrigen Vss, vorgeladen. Der gespeicherte Zustand "0" oder "1" wird dann bestimmt durch einen Vergleich des Potentials der Bitleitung LBL, das in Abhängigkeit von der Ladung des Kondensators C modifiziert ist, gegenüber einer Bezugsbitleitung, die ebenfalls auf einen Pegel Vdd/2 vorgeladen wurde, jedoch keine Beeinflussung durch den Speicherkondensator erfährt.
• 2 veranschaulicht in sehr schematischer Form die Verwendung der Bezugsbitleitungen in einem sogenannten "offenen" dynamischen Speicher, in welchem die Bezugsleitungen von einem Netz von Speicherzellen herkommen, das benachbart, jedoch verschieden von, dem Netz ist, in dem sich die adressierte Zelle befindet, im Gegensatz zu den sogenannten "gefalteten" Speichern, wo die Bezugsleitung einer adressierten Zelle von der dieser Zelle benachbarten Bitleitung gebildet wird. Die vorliegende Erfindung bezieht sich jedoch auch auf gefaltete Speicher, wie in der Folge ersichtlich wird.
• In einer derartigen Speicherarchitektur ist eine erste Ebene oder Sektion P1 von Zellen 1 des in 1 dargestellten Typs von einer zweiten Speicherebene P2 getrennt, welche denselben Typ von Elementarzellen 1' enthält. Jede Ebene P1, P2 bildet für sich allein ein Matrixnetz von Speicherzellen, das von dem anderen unabhängig ist, in dem Sinne, dass es durch unterschiedliche Wortleitungen WL1, WL2 adressierbar ist. Hinsichtlich der Bitleitungen besitzt jede Speicherebene ihre eigenen lokalen Bitleitungen LBL1 und LBL2, hat jedoch die Lese-/Schreib-Verstärker oder Spalten-Decodier-Verstärker (die in 2 nicht dargestellt sind) mit der anderen Speicherebene gemeinsam. In der Folge wird von Leseverstärker oder Spalten-Decodier-Verstärker gesprochen. In der Praxis ist jeweils jede lokale Bitleitung LBL1_j oder LBL2_j jede Speicherebene P1, P2 über einen Sektionswähltransistor Ts1_j, Ts2_j mit einer globalen Bitleitung GBL1 bzw. GBL2 verbunden. Die globalen Bitleitungen GBL1_j und GBL2jj, welche Spalten vom selben Rang j in den beiden Speicherebenen P1 und P2 entsprechen, haben jedoch ein und denselben Spalten-Decodier-Verstärker gemeinsam, wobei jeweils eine der beiden Leitungen als Bezugsleitung für die andere dient. Demzufolge werden die Speicherebenen P1 und P2 im Lesebetrieb nicht gleichzeitig adressiert (aus diesem Grunde sind sie auch jeweils verschiedenen Wortleitungen zugeordnet), wobei jeweils abwechselnd jede Ebene die Rolle der Bezugsebene für die in der anderen Speicherebene gelesenen Speicherzellen spielt.
• Aus Gründen der Einfachheit sind die Speicherebenen P1 und P2 in 2 nicht in vollständiger Weise dargestellt. Man hat sich damit begnügt, für jede Ebene eine Zelle darzustellen und den der entsprechenden lokalen Bitleitung zugeordneten Sektions-Decodier-Transistor. Der Rang der Wortleitungen ist durch den Index i bezeichnet, während der Rang der Bitleitungen durch den Index j bezeichnet ist.
• Die Transistoren Ts1_j und Ts2_j für die Sektions- bzw. Abschnittswahl erhalten an ihren jeweiligen Gates Steuersignale Seg1 bzw. Seg2, die gleichzeitig aktiviert werden.
• Es sei angenommen, dass die Zelle 1 im Schnittpunkt der Leitungen WL1_i und LBL1_j gelesen werden soll; der Wähltransistor T dieser Zelle wird leitend gemacht, ebenso wie der Transistor Ts1_j für die Wahl der entsprechenden Sektion in der Speicherebene P1. Die globale Bitleitung GBL2_j dient dann als Bezugs-Bitleitung für das Lesen der Zelle 1 der Ebene 1, wobei der Transistor Ts2_j gleichfalls leitend gemacht wird, um die parasitären Elemente zu egalisieren: Die globalen Bitleitungen werden auf den Pegel Vdd/2 vorgeladen, und zwar mit Hilfe von (nicht dargestellten) Vorladevorrich tungen, die für diesen Zweck mit ersten Anschlüssen PL1_j, PL2_j am Ende der Leitungen GBL1_j, GBL2_j verbunden sind. Gegebenenfalls erfolgt diese Vorladung mit Hilfe der lokalen Bitleitungen (sämtliche Transistoren Ts längs der Spalte sind leitend). Da die beiden globalen Bitleitungen auf den Pegel Vdd/2 vorgeladen sind, bestimmt der Richtungssinn der kleinen (von der Kapazität C der decodierten Zelle herrührenden) Differenz zwischen ihren betreffenden Pegeln bei dem Lesevorgang den Zustand der Zelle 1.
• Man erkennt, dass die Signale Seg1 und Seg2 gleichzeitig die Sektionswähltransistoren Ts1 und Ts2 sämtlicher lokalen Bitleitungen der Speicherebene, welchen diese Steuersignale zugeordnet sind, steuern. Die Wahl der Spalte in dem Speichernetz erfolgt allgemein stromabwärts, d.h. auf der Ebene der Daten-Eingangs-Ausgangsstufen in dem Speicher. Diese (in 2 nicht dargestellten) Stufen umfassen insbesondere Pegel- bzw. Niveauanpassungsschaltungen (Puffer).
• 3 zeigt in sehr schematischer Form ein herkömmliches Beispiel eines Leseverstärkers oder Spaltendecodierverstärkers (CDEC) und einer Eingangs-Ausgangs-Stufe (I/O) eines Speichers, auf welchen sich die vorliegende Erfindung bezieht.
• Jedes Paar globaler Bitleitungen GBL1_j, GBL2_j, die einander so zugeordnet sind, dass sie, die eine jeweils für die andere, als Bezugsbitleitung dient, wird auf einen der beiden Eingänge eines Spalten-Decodier-Verstärkers A_j gegeben, der die Aufgabe hat, an einem Eingang S_j den decodierten Zustand der jeweils gelesenen Speicherzelle zu liefern. Der Verstärker A_j erhält Steuersignale und Stromversorgung jeweils unter der globalen Bezeichnung CTRL_j. Die Ausgangsgröße S_j des Verstärkers A_j wird mit den entsprechenden Ausgangsgrößen mehrerer anderer Leseverstärker (beispielsweise A_j+1) einer Eingangs-Ausgangs-Stufe I/O_j zugeführt, welche die Aufgabe hat, eine der ihr zugeführten Eingangsgrößen zur Abgabe eines einzigen gelesenen Bits B_j auszuwählen. Die Stufe I/O_j wird durch ein Bit-Decodier-Signal BDec gesteuert und ist mehreren anderen Eingangs-Ausgangs-Stufen zugeordnet, welche Ausgangssignale von verschiedenen Leseverstärkern zugeführt erhalten, wobei jeweils jede Stufe I/O ein Bit eines Worts (von beispielsweise 16 Bits) des Speichers liefert.
• Der Absatz- bzw. Platzbedarf eines Spaltendecodierverstärkers A_j eines herkömmlichen dynamischen Speichers führt im Allgemeinen dazu, dass diese Verstärker jeweils zwei für zwei in der Richtung der Spalten ausgerichtet werden, derart, dass sie über eine ausreichende Breite verfügen, um die Gesamtheit der für die diese Verstärker bildenden Transistoren erforderlichen Anschlüsse zu gewährleisten. So sind in 3 zwei Verstärker A_j und A_j+1 in Richtung der Spalten (Vertikalrichtung in der Figur) ausgerichtet dargestellt.
• Ein Problem, das sich bei der Realisierung der dynamischen Speicher stellt, hängt mit dem erforderlichen Kompromiss zwischen dem von den Spalten-Decodier-Verstärkern empfangenen Signal/Rausch-Verhältnis und der Zahl von Sektions- bzw. Abschnittsdecodern SDEC (2) und damit der erforderlichen Speicherebenen P zusammen. Tatsächlich muss man, ein je höheres Signal/Rausch-Verhältnis man für die Leseverstärker wünscht, die Zahl von Speicherebenen und demzufolge die Zahl von Sektionsdecodern und Lese/Schreibverstärkern vervielfachen bzw. erhöhen.
• Man darf annehmen, dass die Änderungen des Signal/Rausch-Verhältnisses im Wesentlichen an die involvierten Kapazitäten geknüpft sind. Beim Lesen einer Speicherzelle spielen zusätzlich zu dem Kondensator C der Zelle zwei "parasitäre" Kapazitäten eine Rolle. Es handelt sich einerseits um die globale Bitleitung GBL, mit welcher die lokale Bitleitung LBL der gelesenen Zelle verbunden wird und die im Allgemeinen eine Kapazität in der Größenordnung von 450 fF besitzt. Eine zweite parasitäre Kapazität rührt von der lokalen Bitleitung LBL der betreffenden Zelle her und hängt von der Anzahl von mit dem Transistor Ts des entsprechenden Sektions- bzw. Abschnittsdecoders verbundenen Zellen ab. Herkömmlicher Weise liegt für 64 je Abschnitt miteinander verbundene Zellen diese Kapazität der lokalen Bitleitung in der Größenordnung von 150 fF. Diese parasitären Kapazitäten müssen zu der Kapazität des Kondensators C der Zelle in Vergleich gesetzt werden, die beispielsweise in der Größenordnung von 35 fF liegt. Eine derartige Kapazität von 35 fF entspricht einer Kapazität einer in HCMOS6-Technik realisierten dynamischen Speicherzelle und von einer Größe entsprechend der mit diesem Typ von Technologie realisierbaren minimalen Größe. Tatsächlich ist die Kapazität des Kondensators C der Speicherzelle mit seiner Größe verbunden und man versucht, diese so klein als möglich zu machen, um die Größe der Speicher in integrierter Schaltung zu minimieren.
• Nicht selten treten daher Signal/Rausch-Verhältnisse von kleiner 1/15 auf, was eine Notwendigkeit der Verwendung von sehr leistungsstarken Leseverstärkern A_j nach sich zieht, die als Folge hiervon eine verhältnismäßig hohe Anzahl von Transistoren (in der Größenordnung von etwas 30 Transistoren je Verstärker) umfassen.
• Außerdem ist man, ausgehend von einem bestimmten Schwellwert des Signal/Rausch -Verhältnisses und damit einer Zahl von Sektionen für ein und denselben Verstärker, gezwungen, den Speicher zu unterteilen unter Vervielfachung der Anzahl von Verstärkern.
• Um das Signal/Rausch-Verhältnis nicht noch ungünstiger zu gestalten, wünscht man herkömmlicher Weise nicht die Zahl von Zellen je Sektion zu erhöhen.
• Ein Nachteil der Sektionsdecoder ist jedoch, dass sie Platz einnehmen und Steuersignale benötigen. Außerdem müssen sämtliche Decoder der Sektion bzw. des Abschnitts gleichzeitig gesteuert werden bei der Vorladung der globalen Bitleitungen. Eine derartige Steuerung hat einen relativ hohen Strombedarf bezogen im Vergleich zu dem für die Adressierung einer Wortleitung erforderlichen Strom zur Folge. Eine Konsequenz ist, dass dies Zeit auf dem Niveau einer Ladungspumpschaltung zur Lieferung des ausreichenden Stroms erfordert, wenn man diese nicht überdimensionieren und damit den Raumbedarf des Speichers schädlich beeinflussen will.
• Der erforderliche Raum für die Realisierung der Sektionsdecoder und der Spalten-Decodier-Verstärker bedingt, wesentlich zusammen mit dem Raumbedarf der Speicherebenen selbst, den globalen Raumbedarf des Speichers in integrierter Schaltung.
• 4 veranschaulicht in stark schematischer Form die Anordnung der verschiedenen Elemente, welche einen dynamischen Speicher in integrierter Schaltung des Typs, auf welchen sich die vorliegende Erfindung bezieht, bilden. Die Darstellung in 4 zeigt die Zonen, in welchen die verschiedenen Bestandteile des Speichers auf einem Chip 2 in integrierter Schaltungstechnik implantiert sind.
• Aus Gründen der Einfachheit sind in 4 nur sechs Speicherebenen P1, P2, P3, P4, P5, P6 wiedergegeben. Es sei darauf hingewiesen, dass in der Praxis die Zahl von Speicherebenen wesentlich größer (in der Größenordnung von 16, 32 und mehr) ist. An einem Ende der (in 4 nicht dargestellten) Wortleitungen jeder Speicherebene wählt ein der betreffenden Speicherebene zugeordneter Reihen- bzw. Zeilendecoder RDEC die adressierte Wortleitung in der entsprechenden Ebene aus bzw. steuert sie an. Die Speicherebenen sind jeweils zwei um zwei einem Sektionsdecoder SDEC12, SDEC34, SDEC56 zugeordnet, der die Aufgabe hat, diejenige unter den Speicherebenen zu wählen bzw. anzusteuern, deren lokale Bitleitungen als Bezugsleitungen zum Lesen der anderen dienen sollen. Die von den verschiedenen Sektionsdecodern ausgehenden globalen Bitleitungen werden den entsprechenden Eingängen von Spaltendecodierverstärkern CDEC zugeführt, deren betreffende Ausgangsgrößen den Eingängen von Eingangs-Ausgangs-Stufen I/O zugeführt werden.
• Die Innenstruktur der Speicherebenen der Sektionsdecoder, der Spaltendecoder und der Eingangs-Ausgangs-Stufen sowie ihre Arbeitsweise entsprechen der obigen Beschreibung der 1 bis 3. Die Reihen- bzw. Zeilendecoder RDEC sind mit einem Vordecoder (Predecoder) PREDEC verbunden, der ein Adressensignal ADD im Umfang von mehreren Bits zugeführt erhält. Die Eingangs-Ausgangs-Stufen I/O sind mit einem mehrere Bits umfassenden Datenbus DATA verbunden und eine Steuerzone CONTROL der Speicherschaltung erhält Steuersignale CTR zugeführt. Die Steuerzone ist physisch in einer Ecke des Chips 2 implantiert, die nach der Implantation der anderen Bestandteile frei gelassen wurde, beispielsweise an der unteren linken Ecke des Chips, wie in 4 veranschaulicht. Die Speicherebenen und die Sektionsdecoder bilden gemeinsam das, was man allgemein mit Speichermatrix bzw. -feld bezeichnet. Die anderen Schaltungen entsprechen den Decodierschaltungen und Eingangs-Ausgangs-Schaltungen dieser Matrix.
• Das Dokument US-A-5 499 215 beschreibt einen Speicher, in welchem Zwischenverbindungslinien spaltenweise von Leseverstärkern (SA) an einem Ende mit einer Schaltung (DA) zur Spaltenwahl verbunden sind.
• Ein Ziel der vorliegenden Erfindung ist die Schaffung einer neuen Architektur eines dynamischen Speichers, welche die Nutzung des Raums auf dem Chip der integrierten Schaltung optimiert.
• Die vorliegende Erfindung bezweckt auch die Schaffung eines dynamischen Verstärkers, der für eine gegebene Elementargröße von Speicherzellen einen verringerten Raum- und Platzbedarf besitzt, verglichen mit herkömmlichen Speichern.
• Die vorliegende Erfindung betrifft auch die Minimierung des für den Betrieb des Speichers erforderlichen Stroms, insbesondere beim Vorladungsbetrieb der Bitleitungen bei einem Lesevorgang.
• Zur Erreichung dieser Ziele sieht die vorliegende Erfindung vor, die Schaffung einer integrierten Speicherschaltung, welche ein Matrixnetz von in mehrere Sektionen bzw. Abschnitte unterteilten Speicherzellen umfasst, wobei die Speicherschaltung mehrere Reihen bzw. Zeilen von Spalten-Decodier-Verstärkern aufweist, deren entsprechende Ausgänge spaltenweise mittels einer Leitung für decodierte Bits ("decodierte Bitleitung") miteinander verbunden sind, wobei jede decodierte Bitleitung jeweils zwei zueinander rechtwinklige Abschnitte bzw. Leiterstücke umfasst, von welchen eine in der Richtung der Reihen bzw. Zeilen verläuft, zur direkten Verbindung jeweils jeder decodierten Bitleitung mit einem Eingang einer an einem Ende der Reihen bzw. Zeilen gelegenen Eintritts-Ausgangs-Stufe des Speichers.
• Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen dass die Richtungsänderung zwischen den beiden Abschnitten bzw. Teilstücken ohne aktives Element durch direkte leitende Zwischenverbindung erfolgt.
• Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen dass er eine Reihe bzw. Zeile von Spalten Decodier-Verstärkern für höchstens zwei Abschnitte aufweist.
• Gemäß einer Ausführungsform der vorliegenden Erfindung, bei welcher jeweils jede Speicherzelle von einem einem Speicherkondensator zugeordneten Transistor gebildet wird, ist vorgesehen dass jeweils jeder Spalten-Decodier-Verstärker direkt mit einer lokalen Bitleitung verbunden ist, welche die jeweiligen Drain-Anschlüsse der Transistoren der Speicherzellen eines Abschnitts bzw. einer Sektion untereinander verbindet.
• Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen dass alle Schaltungen für den Arbeitsbetrieb der Speicherzellen in derselben Ausrichtung auf der integrierten Schaltung untergebracht sind.
• Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen dass sämtliche Schaltungen für den Arbeitsbetrieb der Speicherzellen mit Ausnahme der Spalten-Decodier-Verstärker zu beiden Seiten der integrierten Schaltung an den Enden der Reihen bzw. Zeilen von Speicherzellen angeordnet sind.
• Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen dass sämtliche Schaltungen für den Arbeitsbetrieb der Speicherzellen mit Ausnahme der Spalten-Decodier-Verstärker nur auf einer einzigen Seite der integrierten Schaltung an einem Ende der Reihen bzw. Zeilen von Speicherzellen angeordnet sind.
• Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen dass sämtliche Eingangs-Ausgangs-Busse des Speichers sich auf ein und derselben Seite der integrierten Schaltung befinden.
• Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen dass die Anzahl von Reihen bzw. Zeilen von Speicherzellen je Speichersektion bzw. -abschnitt so gewählt ist, dass ein Signal/Rausch-Verhältnis im Lesebetrieb gewährleistet wird, das größer als 1/10 am Eingang der Spalten-Decodier-Verstärker ist.
• Diese sowie weitere Gegenstände, Ziele, Merkmale, Eigenschaften und Vorteile der vorliegenden Erfindung werden in der folgenden nicht-einschränkenden Beschreibung spezieller Ausführungsbeispiele im Einzelnen auseinandergesetzt, unter Bezugnahme auf die beigefügten Zeichnungsfiguren; in diesen zeigen
• die bereits beschriebenen 1 bis 4 dienen zur Darlegung des Stands der Technik und der Problemstellung
• 5 in Teilansicht eine Ausführungsform einer Speichermatrix gemäß der vorliegenden Erfindung; sowie
• 6 in stark schematischer Form eine Ausführungsform eines dynamischen Speichers in integrierter Schaltungstechnik gemäß der vorliegenden Erfindung.
• In den verschiedenen Figuren sind gleiche Elemente mit denselben Bezugsziffern bezeichnet. Aus Gründen der Übersichtlichkeit sind in den Figuren nur die für das Verständnis der Erfindung erforderlichen Elemente der Speicherschaltung dargestellt und werden im Folgenden beschrieben.
• Ein Merkmal der vorliegenden Erfindung ist, dass man für jedes Paar von Abschnitten bzw. Sektionen oder Speicherebenen, die jeweils einander zugeordnet sind, um alternativ die eine als Bezugsebene für die andere zu dienen, eine Reihe bzw. Zeile von Lese-/Schreibverstärkern oder Spalten-Decodier-Verstärkern vorsieht. Somit weist gemäß der vorliegenden Erfindung ein dynamischer Speicher in integrierter Schaltungstechnik, welcher mehrere jeweils zu zweien zugeordnete Paare von Speicherabschnitten bzw. -sektionen umfasst, mehrere Reihen von Spalten-Decodier-Verstärkern auf, hingegen keine Abschnitts- bzw. Sektionsdecoder, da die Verstärker implizit durch ihre entsprechenden Steuerungen decodiert werden.
• Die Speicherebenen eines dynamischen Speichers in integrierter Schaltungstechnik gemäß der vorliegenden Erfindung werden in herkömmlicher Weise von Zellen gebildet, deren jede jeweils einen einem Kondensator zugeordneten Transistor umfasst. Jede Speicherebene umfasst lokale oder örtliche Bitleitungen, welche spaltenweise die Drain-Anschlüsse der verschiedenen Transistoren miteinander verbinden, deren entsprechende Gateanschlüsse zeilenweise mit Wortleitungen verbunden sind. Die Zuordnung der Speicherzellenabschnitte bzw. -sektionen in Paaren entspricht wie zuvor einer paarweisen Zuordnung, die dazu bestimmt ist, dass alternativ eine Ebene oder die andere als Bezugsebene verwendet wird.
• 5 stellt in sehr schematischer Weise die Organisation der Leseverstärker eines dynamischen Speichers in integrierter Schaltungstechnik gemäß einer Ausführungsform der vorliegenden Erfindung dar.
• Aus Gründen der Übersichtlichkeit sind in 5 nur zwei Speicherzellen 1, 1' detailliert dargestellt. Ebenso ist die Darstellung von 5 in den beiden Richtungen des Matrixnetzes nur sehr partiell. Wie zuvor wird nur auf Leseverstärker Bezug genommen, jedoch ist zu beachten, dass es sich um Lese-/Schreibverstärker handelt.
• Wie 5 zeigt, ist jeweils jede lokale Bitleitung LBL1_j, LBL2_j, LBL1_j+1, LBL2_j+1, LBL3_j, LBL4_j mit einem Eingang eines Leseverstärkers oder Spaltendecodierverstärkers A12_j, A12_j+1, A34_j verbunden. Somit sind jeweils die entsprechenden ersten Enden der lokalen Bitleitungen LBL1_j und LBL2_j mit den beiden Eingängen eines Verstärkers A12_j verbunden. Die Leitungen LBL1_j+1 und LBL2_j+1 sind jeweils jede an einem ersten Ende mit dem Verstärker A12_j+1 verbunden. Die Leitungen LBL3_j und LBL4_j sind jeweils jede an einem ersten Ende mit den Eingängen eines Verstärkers A34_j verbunden. Diese gleiche Struktur wiederholt sich über die gesamte Matrix oder Netzanordnung.
• Die entsprechenden freien Enden der verschiedenen lokalen Bitleitungen sind jeweils einzeln mit einer (nicht dargestellten) Lese-Vorladevorrichtung verbunden. Diese Vorrichtung ist in herkömmlicher Weise dazu bestimmt, die Bitleitungen der Speicherebenen, die gelesen werden sollen, auf ein Potential Vdd/2 zwischen den zwei Speise- bzw. Versorgungspotentialen Vdd und Vss der Speicherschaltung vorzuladen. Eine Unterscheidung zwischen der vorliegenden Erfindung und der klassischen bekannten Architektur, wie sie beispielsweise in Verbindung mit 2 beschrieben wurde, besteht darin, dass die lokalen Bitleitungen und nicht mehr die globalen Bitleitungen mit den Vorladungs-Vorrichtungen verbunden sind.
• Gemäß der vorliegenden Erfindung vermeidet man den Rückgriff auf globale Bitleitungen zur Übertragung der Datensignale vor der Decodierung. Jedoch werden in der Speichervorrichtung decodierte Bitleitungen GBLD_j, GBLD_j+1 verwendet, welche die betreffenden Ausgänge der Leseverstärker ein und derselben Spalte miteinander verbinden.
• Die Signale von decodierten Daten, die auf den decodierten Bitleitungen gemäß der Erfindung anliegen, sind dazu bestimmt, mit den Eingängen von Eingangs-Ausgangs-I/O-Stufen verbunden zu werden, die in herkömmlicher Weise einen ihrer Eingänge auswählen zur Abgabe eines Bits B_j eines in bzw. aus dem Speicher ausgelesenen Datenworts zu liefern.
• Die Tatsache, dass gemäß der Erfindung jeweils jeder lokalen Bitleitung eine Vorlade-Vorrichtung zugeordnet wird, gestattet ohne Vergrößerung der Einheitsabmessung der Speicherzellen 1, 1' die Anzahl von jeweils mit ein und derselben lokalen Bitleitung verbundenen und einem gegebenen Leseverstärker zugeordneten Zellen zu erhöhen, bei gleichzeitiger beträchtlicher Vereinfachung des Aufbaus (d.h. der Anzahl von Transistoren) dieses Leseverstärkers.
• Tatsächlich braucht in dem Signal/Rausch-Verhältnis am Eingang der Leseverstärker nunmehr nur noch allein die Kapazität der lokalen Bitleitung in Betracht gezogen zu werden und nicht mehr die Summe dieser Kapazität mit der der globalen Bitleitung. Die Kapazität der globalen Bitleitung hat gemäß der Erfindung keinen Einfluss mehr auf das Signal/Rausch-Verhältnis, insofern die Leiterbahnen, die als Leitungen für decodierte Bits gemäß der Erfindung dienen, zur Übertragung der durch die Leseverstärker verstärkten und decodierten Daten dienen, die sich somit auf CMOS-Niveaus befinden. Unter Bezugnahme auf das zuvor zitierte Beispiel einer HCMOS6-Technologie, in welcher die Kapazität der Speicherkondensatoren C in der Größenordnung von 35 fF liegt, kann man die Länge der lokalen Bitleitungen und somit die Zahl der mit diesen verbundenen Speicherzellen erhöhen, bis man eine Kapazität in der Größenordnung von 300 fF erreicht. Eine derartige Kapazität ergibt ein Signal/Rausch-Verhältnis größer als 1/10 und gestattet bereits eine beträchtliche Vereinfachung der Leseverstärker.
• Als spezielles Ausführungsbeispiel erhält man, bei Verbindung von 128 Speicherzellen je lokaler Bitleitung eine parasitäre Kapazität der lokalen Leitung in der Größenordnung von 280 fF, die mit einer Kapazität von 35 fF zu vergleichen ist. Daraus folgt ein Signal/Rausch-Verhältnis in der Größenordnung von 1/7. Mit einem derartigen Signal/Rausch-Verhältnis ist es dann möglich, einen Leseverstärker zu konzipieren, bei dem die Zahl von Transistoren auf etwa zehn begrenzt ist und dessen Auslegung und Störsicherheit ("robustesse") vereinfacht und dessen Raumbedarf stark verringert ist. Die Realisierung eines Leseverstärkers und der Einfluss des Signal/Rausch-Verhältnisses am Eingang auf seine Komplexität liegen im Bereich des fachmännischen Könnens.
• Wenn somit die vorliegende Erfindung zu einer Vervielfachung der Zahl von Leseverstärkern verglichen mit einem herkömmlichen Speicher führt, so vereinfacht sie diese beträchtlich. Außerdem verringert sich durch Fortlassung der bei den herkömmlichen Speichern erforderlichen Sektions-Decoder die Erhöhung der vertikalen Abmessung, die mit der Verwendung einer Reihe bzw. Zeile von Leseverstärkern je Paar von Speichersektionen verbunden ist.
• Man erkennt, dass durch Verringerung der lokalen Bitleitungen die Zahl von Reihen bzw. Zeilen von Leseverstärkern (und damit von Speichersektionen) in einem Speicher gemäß der Erfindung kleiner im Vergleich zu einem herkömmlichen Speicher ist, bei dem Sektionsdecoder verwendet werden.
• Ein Vorteil der vorliegenden Erfindung ist, dass sich durch Fortlassung der Sektionsdecodierer der Stromstoß bei der Vorladung im Lesebetrieb des Speichers beträchtlich verringert.
• Ein anderer Vorteil der vorliegenden Erfindung ist, dass sich durch die Verbesserung des Signal/Rausch-Verhältnisses der Eingänge der Leseverstärker der individuelle Raumbedarf eines Leseverstärkers verringert. Denn wie man zuvor gesehen hat, teilen sich die Leseverstärker in der Praxis in Folge ihres Raumbedarfs zwischen zwei Spalten auf (3). Wenn die durch die Erfindung erbrachte Verringerung des Platzbedarfs die Realisierung eines Verstärkers auf einer einzigen Spalte nicht gestattet, insofern die Breite einer Spalte ausgehend von der Einzelabmessung eines MOS-Transistors der Schaltung definiert wird, so minimiert die vorliegende Erfindung den der Höhe nach erforderlichen Raum für die Realisierung eines Leseverstärkers.
• Man erkennt, dass die Architektur der Speicherschaltung gemäß der vorliegenden Erfindung in vollkommener Weise die herkömmlicher Weise durch die Eingangs-Ausgangs-Stufen bewirkte Spaltenselektion gewährleistet. In dieser Hinsicht erkennt man, dass die Zahl von Eingängen jeder Eingangs-Ausgangs-Stufe durch die Anwendung der vorliegenden Erfindung gegenüber einer herkömmlichen Architektur für eine gegebene Speichergröße nicht modifiziert wird. Tatsächlich erfolgt ja, während in einem herkömmlichen Speicher die Zwischenverbindung der verschiedenen Sektionen des Speichers stromaufwärts der Leseverstärker geschieht, diese Zwischenverbindung gemäß der Erfindung stromabwärts dieser Leseverstärker, bleibt jedoch von gleicher Natur.
• Ein anderes Merkmal der vorliegenden Erfindung besteht darin, dass bei ihr die Verringerung des individuellen Raumbedarfs der Leseverstärker und die Fortlassung der Sektions-Decoder vorteilhaft dazu ausgenutzt wird, sämtliche Eingänge/Ausgänge auf einer einzigen Seite des Speichers unterzubringen.
• 6 zeigt in sehr schematischer Weise die Architektur einer integrierten Speicherschaltung gemäß der vorliegenden Erfindung. Diese 6 ist eine Draufsicht auf einen Chip 2' einer integrierten Speicherschaltung, wie sie durch Anwendung der vorliegenden Erfindung realisiert wird. Aus Gründen der Übersichtlichkeit wird angenommen, dass der in 6 als Beispiel gewählte Speicher nur vier Sektionen S1, S2, S3, S4 aufweist und daher zwei Reihen von Leseverstärkern (oder Spaltendecodern) CDEC 12 und CDEC34 zugeordnet ist. Man erkennt, dass in der Praxis die Anzahl von Reihen bzw. Zeilen von Leseverstärkern sehr viel größer ist.
• Gemäß der Erfindung, wie sie beispielsweise in 6 veranschaulicht ist, sind die Dateneingangs-Ausgangs-Stufen in derselben Ausrichtung angeordnet, vorzugsweise auf derselben Seite des Speichers wie die Zeilendecoder und der Zeilenpredecoder (Vordecoder). Demzufolge befinden sich gemäß der Erfindung sämtliche Adressier-, Decodier-, Verstärkungs- und Eingangs-Ausgangs-Schaltungen der Speicherschaltung auf einer einzigen Seite des integrierten Schaltungschips 2', nämlich auf der Seite eines Endes der Reihen bzw. Zeilen, d.h. der Wortleitungen.
• Wie 5 veranschaulicht sind die decodierten Bitleitungen GBLD_j, GBLD_j+1, welche die betreffenden Ausgänge der Leseverstärker miteinander verbinden, über Leiter L_j, L_j+1 mit den Eingangs-Ausgangs-Stufen I/O verbunden. Die Leitungen L_j, L_j+1 sind parallel zu den Wortlinien WL insofern gemäß der Erfindung die Eingangs-Ausgangs-Stufen im linken Teil des Chips 2' angeordnet sind (6). In diesem Teil des Chips sind sämtliche Schaltungen (RDEC, PREDEC, I/O, CONTROL) so angeordnet, dass die Adressenbusse ADD die Datenbusse DATA und die Steuerbusse CTR sämtlich auf ein und derselben Seite des Chips 2' liegen.
• Ein Merkmal der Erfindung ist, dass die Richtungsänderung der Leitungen für decodierte Bits (decodierte Bitleitungen) mit Hilfe der Leiter L, die rechtwinklig zu den Leitungen GBLD sind, durch eine direkte leitende Zwischenverbindung erfolgt, d.h. ohne aktives Element wie beispielsweise Transistoren, wie sie sonst in den Decodierverstärkern und in den Speicherzellen vorgesehen sind.
• Ein Vorteil der vorliegenden Erfindung ist, dass sie den durch die Zeilendecoder RDEC und ihre Vordecodierschaltung freigelassenen Platz vorteilhaft nutzt, um auf ein und derselben Seite der Speicherschaltung die Eingangs-Ausgangs-Schaltungen I/O und die allgemeinen Steuerschaltungen (CONTROL) des Speichers ausnutzt. Dies wird dadurch möglich gemacht, dass die Leseverstärker nunmehr im Inneren der eigentlichen Speichermatrix untergebracht sind.
• Auf diese Weise besteht ein durch die vorliegende Erfindung herbeigeführter Vorteil darin, dass man ohne Erhöhung der Globalabmessung des Speichers, ja sogar bei verringerter Abmessung, über eine Schaltung verfügt, deren sämtliche äußeren Zugänge auf ein und derselben Seite liegen, was ihre Zuordnung mit oder zu anderen Schaltungen bei der Realisierung eines elektronischen Systems stark vereinfacht.
• Ein weiterer Vorteil der vorliegenden Erfindung ist, dass man durch Anbringung sämtlicher Steuerschaltungen auf ein und derselben Seite des Speichers den Gesamtplatzbedarf der Speicherschaltung verringert.
• Ein anderer Vorteil der vorliegenden Erfindung ist, dass die "gegen- oder wechselseitige" Nähe sämtlicher Funktionen die Ausbreitungs- bzw. Fortpflanzungszeiten der Signale verkürzt und damit das Leistungsvermögen erhöht.
• Außerdem bedingt die Tatsache, dass die Ausgänge der Verstärker spaltenweise miteinander verbunden sind (gegenüber dem herkömmlichen Fall von 3), eine Decodierung der Ausgangsgrößen der Verstärker stromaufwärts der Eingangs-Ausgangs-Stufen, die nur eine Drahtleitung je Spalte zugeführt erhalten. Dies verringert beträchtlich die Zahl von Drahtleitungen zwischen den Eingangs-Ausgangs-Stufen und der Speichermatrix, was eine Verringerung der Zahl von Pegelanpassungs-Puffern der Eingangs-Ausgangs-Stufen und damit eine Verringerung des Oberflächenbedarfs und des Verbrauchs mit sich bringt.
• Beispielsweise erfolgt die Decodierung der Ausgangsgrößen der Leseverstärker mit Hilfe von Wählschaltern K12_j, K34_j, K12_j+1, K34_j+1 und so weiter, beispielsweise in CMOS-Technologie, die jeweils entsprechenden Ausgängen der Verstärker A12_j, A34_j, A12_j+1, A34_j+1 und so weiter zugeordnet sind. Diese Wählschalter gestatten sogar gegebenenfalls ein und dieselbe decodierte Bitleitung GBLD gemeinsam für mehrere Spalten, vorzugsweise benachbarte Spalten, zu verwenden. Man verringert so noch die Zahl von Pegelanpassungs-Puffern, die an den Enden dieser Drahtleitungen am Eingang der Eingangs-Ausgangs-Stufen vorgesehen sind. Aus Gründen der Übersichtlichkeit sind die entsprechenden Steuersignale der Wählschalter nicht dargestellt.
• Man erkennt, dass es, um eine Zwischenverbindung zwischen den decodierten Bitleitungen GBLD_j, GBLD_j+1 und den entsprechenden Verbindungsleitungen L_j, L_j+1 zu den Eingangs-Ausgangs-Stufen zu ermöglichen, erforderlich ist, in der integrierten Mehrschichtschaltung, in welcher der Speicher ausgebildet ist, ein Metallisierungsniveau vorzusehen, das die Realisierung der Leitungen L_j und L_j+1 ermöglicht, ohne die Leitungsführung der Wortleitungen WL oder die entsprechenden Zwischenverbindungen zwischen den verschiedenen Bestandteilen der Speicherschaltung zu behindern.
• Eine erste in Betracht zu ziehende Lösung besteht darin, eine leichte Erhöhung des Platzbedarfs der Speicherschaltung in der Ebene, d.h. in Horizontalrichtung vorzusehen, um einen korrekten Verlauf dieser verschiedenen Leiter zu gewährleisten.
• Eine zweite bevorzugte Lösung besteht darin, dass man ein zusätzliches Metallisierungsniveau vorsieht, um die Realisierung dieser zusätzlichen Zwischenverbindungen zu ermöglichen.
• In der Praxis ist in einer HCMOS6-Technologie ein Metallisierungsniveau (das fünfte Niveau) verfügbar. Die Anwendung der Erfindung ist dann vollständig mit den herkömmlichen Verfahren kompatibel. In einer anderen Technologie kann man ein dediziertes Metallniveau hinzufügen, oder ein verfügbares Niveau (beispielsweise das fünfte oder das sechste Niveau in der HCMOS7-Technologie) verwenden.
• Selbstverständlich ist die vorliegende Erfindung verschiedenen Varianten und Modifikationen zugänglich, die sich für den Fachmann ergeben. Insbesondere ist die Verteilung der verschiedenen Steuerschaltungen des Speichers in dem für sie bestimmten seitlichen Teil eine Funktion der jeweiligen betreffenden Größe der verwendeten Schaltungen, in Abhängigkeit von der jeweiligen Anwendung und der Organisation des Speichernetzes selbst.
• Des Weiteren wurde zwar in der vorstehenden Beschreibung auf dynamische Speicher Bezug genommen, jedoch eignet sich die Erfindung zur Anwendung bei jedem Speichertyp in Form eines Matrixnetzes, der in Speicherebenen (oder -sektionen) organisiert ist, deren jede aus einem Matrixnetz gebildet ist. Insbesondere eignet sich die Erfindung zur Anwendung bei "gefalteten bzw. gefalzten" Speichern (folded memories), bei statischen Speichern (SRAM), bei statischen Speichern (SRAM), bei toten oder programmierbaren Speichern (ROMs) oder PROMs und EPROMs. Die Anpassung der Schaltungen für die Anwendung der Erfindung liegt im Bereich des fachmännischen Wissens, ausgehend von den hier vorstehend gegebenen funktionellen Hinweisen, unter der Voraussetzung der Gewährleistung eines Pfadverlaufs der decodierten Bitleitungen (zwischen den Lese/Schreibverstärkern und den Eingangs-Ausgangs-Stufen) auf zwei zueinander rechtwinkligen (metallischen) Leiterebenen. Beispielsweise kann man für einen "Falt"-Speicher annehmen, dass zwei Sektionen bzw. Abschnitte von paarweise gekoppelten Speicherzellen so miteinander verschachtelt bzw. verflochten sind, dass für jeden Leseverstärker die beiden lokalen Bitleitungen zwei benachbarten Leitungen entsprechen. Man sieht dann eine Reihe bzw. Zeile von Lesespeichern zwischen jedem Paar von miteinander verschachtelten Sektionen vor.
• Des Weiteren ist zu beachten, dass die Erfindung sich in gleicher Weise für Speicherzellen eignet, die auf der Grundlage von P-Kanal-Transistoren ausgebildet sind. Die hierfür erforderlichen Anpassungen liegen im Bereich des fachmännischen Wissens und' entsprechen den herkömmlichen Anpassungen zum Übergang von einer Schaltung für Speicherzellen aus N-Kanal-Transistoren zu einer Schaltung für Speicherzellen mit P-Kanal-Transistoren.

Claims (9)

1. Integrierte Speicherschaltung (Speicher in integrierter Schaltungstechnik), welche ein Matrixnetz von in mehrere Sektionen bzw. Abschnitte (S) unterteilten Speicherzellen (1, 1') umfasst, dadurch gekennzeichnet dass die Speicherschaltung mehrere Reihen bzw. Zeilen von Spalten-Decodier-Verstärkern (CDEC) aufweist, deren entsprechende Ausgänge spaltenweise mittels einer Leitung für decodierte Bits ("decodierte Bitleitung") miteinander verbunden sind, wobei jede decodierte Bitleitung jeweils zwei zueinander rechtwinklige Abschnitte bzw. Leiterstücke (GBLD, L) umfasst, von welchen eine (L) in der Richtung der Reihen bzw. Zeilen verläuft, zur direkten Verbindung jeweils jeder decodierten Bitleitung mit einem Eingang einer an einem Ende der Reihen bzw. Zeilen gelegenen Eingangs-Ausgangs-Stufe (I/O) des Speichers.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet dass die Richtungsänderung zwischen den beiden Abschnitten bzw. Teilstücken (GBLD, L) ohne aktives Element durch direkte leitende Zwischenverbindung erfolgt.
3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet dass er eine Reihe bzw. Zeile von Spaltendecodier-Verstärkern (CDEC) für höchstens zwei Abschnitte (S) aufweist.
4. Speicher nach einem der Ansprüche 1 bis 4, bei welchem jeweils jede Speicherzelle (1, 1') aus einem einem Speicherkondensator (C) zugeordneten Transistor (T) besteht, dadurch gekennzeichnet dass jeweils jeder Spalten-Decodierverstärker direkt mit einer lokalen Bitleitung (LBL) verbunden ist, welche die jeweiligen Drain-Anschlüsse der Transistoren der Speicherzellen eines Abschnitts bzw. einer Sektion (S) untereinander verbindet.
5. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet dass alle Schaltungen (PREDEC, RDEC, I/O, CDEC) für den Arbeitsbetrieb der Speicherzellen (1, 1') in derselben Ausrichtung auf der integrierten Schaltung (2') untergebracht sind.
6. Speicher nach Anspruch 5, dadurch gekennzeichnet dass sämtliche Schaltungen (PREDEC, RDEC, I/O) für den Arbeitsbetrieb der Speicherzellen (1, 1') mit Ausnahme der Spalten-Decodier-Verstärker (CDEC) zu beiden Seiten der integrierten Schaltung (2') an den Enden der Reihen bzw. Zeilen von Speicherzellen angeordnet sind.
7. Speicher nach Anspruch 5, dadurch gekennzeichnet dass sämtliche Schaltungen (PREDEC; RDEC, I/O) für den Arbeitsbetrieb der Speicherzellen (1, 1') mit Ausnahme der Spalten-Decodier-Verstärker (CDEC) nur auf einer einzigen Seite der integrierten Schaltung an einem Ende der Reihen bzw. Zeilen von Speicherzellen angeordnet sind.
8. Speicher nach Anspruch 7, dadurch gekennzeichnet dass sämtliche Eingangs-Ausgangs-Busse (ADD, DATA, CTR) des Speichers sich auf ein und derselben Seite der integrierten Schaltung (2') befinden.
9. Speicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet dass die Anzahl von Reihen bzw. Zeilen von Speicherzellen (1, 1') je Speichersektion bzw. -abschnitt (S) so gewählt ist, dass ein Signal/Rausch- Verhältnis im Lesebetrieb gewährleistet wird, das größer als 1/10 am Eingang der Spalten-Decodier-Verstärker (CDEC) ist.