DE69324064T2

DE69324064T2 - Halbleiterspeicheranordnung mit zwischen Speicherzellenmatrizen geteiltem Einzeldatenleitungspaar

Info

Publication number: DE69324064T2
Application number: DE69324064T
Authority: DE
Inventors: Hiroki Koike
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1992-06-04
Filing date: 1993-06-03
Publication date: 1999-10-28
Anticipated expiration: 2013-06-04
Also published as: EP0573046A3; US5392242A; EP0573046B1; DE69324064D1; EP0573046A2; JPH05342855A

Description

ERFINDUNGSGEBIET

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine Halbleiterspeichervorrichtung mit einem Datenleitungspaar, das von allen Speicherzellenfeldern gemeinsam benutzt wird.

BESCHREIBUNG DES STANDES DER TECHNIK

Ein typisches Beispiel einer dynamischen Speichervorrichtung mit direktem Zugriff ist in der Fig. 1 der Zeichnungen dargestellt und besteht großenteils aus zwei Speicherzellenfeldern 1a und 1b, einem Adressiersystem 2, einem Datenausbreitungssystem 3 und einem Steuersystem 4.
Das Speicherzellenfeld 1a besteht aus einer Anzahl von Speicherzellen MA11, MA1m, MA1n, MA21, MA2m, MA2n, MA31, MA3m, MA3n, MA41, MA4m, MA4n, MAl1, MAlm, MAln, MAm1, MAmm und MAmn und einer Anzahl von Speicherzellen MA11 bis MAmn, die in Zeilen und Spalten angeordnet sind. Das Speicherzellenfeld 1b ist ähnlich durch eine Matrix von Speicherzellen MB11 bis MBmn implementiert. Jede der Speicherzellen MA11 bis MAmn und MB11 bis MBmn ist durch eine Reihenkombination aus einem n-Kanal-Schalttransistor Qn1 vom Anreicherungstyp und einem Speicherkondensator SC1 implementiert und jede Speicherzelle speichert ein Datenbit in Form von elektrischen Ladungen.
Das Adressiersystem 2 ist in ein Zeilenadressier-Subsystem und ein Spaltenadressier-Subsystem unterteilt. Das Zeilenadressier-Subsystem hat eine Zeilenadreßpuffereinheit (nicht dargestellt), eine Zeilenadreßdekoder-/Wortleitungstreibereinheit 2a und eine Anzahl von Wortleitungen WL1, WL2, WL3, WL4, ..., WLl und WLm und eine Anzahl von Wortleitungen WL1 bis WLm, die jeweils den Zeilen jedes der Speicherzellenfelder 1a und 1b zugeordnet sind. Die Zeilenadressen sind jeweils den Wortleitungen WL1 bis WLm zugeordnet. Die Zeilenadreßpuffereinheit speichert zeitweilig eine Zeilenadresse und erzeugt vorkodierte Zeilenadreßsignale. Die Zeilenadresse und demgemäß die vorkodierten Zeilenadreßsignale wählen eine der Wortleitungen WL1 bis WLm aus. Die Zeilenadreßdekoder-/Wortleitungstreibereinheit 2a empfängt die vorkodierten Zeilenadreßsignale und treibt die gewählte Wortleitung auf einen aktiven hohen Spannungspegel. Die anderen Wortleitungen bleiben jedoch auf einem inaktiven niederen Spannungspegel. Die Wortleitungen WL1 bis WLm sind jeweils an die Gateelektroden der n-Kanal- Schalttransistoren Qn1 vom Anreicherungstyp der zugehörigen Reihen angeschlossen. Die gewählte Wortleitung läßt dann zu, daß die n-Kanal-Schalttransistoren Qn1 vom Anreicherungstyp der zugeordneten Zeile einschalten und es werden Daten in die Speicherkondensatoren SC1 eingeschrieben oder aus diesen herausgelesen.
Das Spaltenwähl-Subsystem hat eine Spaltenadreßdekodereinheit 2b und zwei Spaltenwähleinheiten 2c und 2d, die den zwei Speicherzellenfeldern 1a bzw. 1b zugeordnet sind. Die Spaltenwähleinheiten 2c und 2d werden durch die Spaltenadreßdekodereinheit 2b simultan aktiviert und führen einen Wählvorgang an den zugehörigen Speicherzellenfeldern 1a und 1b aus.
Das Datenausbreitungssystem 3 hat zwei Sätze Bitleitungspaare BA1, BAm und BAn und BB1, BBm und BBn, zwei Leseverstärkereinheiten 3a und 3b, zwei Paare Datenleitungen DA1 und DB1, zwei Ausleseschaltungen 3c und 3d und zwei Einschreibeschaltungen 3e und 3f. Jedes der Bitleitungspaare BA1 bis BAn und BB1 bis BBn besteht aus rechten und linken Bitleitungen BLa und BLb und die Bitleitungspaare BA1 bis BAn und BB1 bis BBn sind jeweils den Spalten der Speicherzellen des Feldes 1a bzw. den Spalten der Speicherzellen des Feldes 1b zugeordnet. Die rechten und linken Bitleitungen BLa und BLb jedes Bitleitungspaares werden selektiv an die Drainknoten der n-Kanal-Schalttransistor Qn1 vom Anreicherungstyp der zugehörigen Spalte angelegt und jedes Bitleitungspaar breitet ein Datenbit in Form einer Potentialdifferenz zwischen der zugehörigen Spaltenwähleinheit 2c oder 2d und der Zeile der Speicherzellen, die aus dem Speicherzellenfeld 1a oder 1b gebildet sind, aus.
Die Leseverstärkereinheiten 3a und 3b sind jeweils den Speicherzellenfeldern 1a und 1b zugeordnet und haben Leseverstärkerschaltungen SA1/ SAm/ SAn bzw. SB1/ SBm/ SBn. Die Leseverstärkerschaltungen SA1 bis SAn und SB1 bis SBn sind an die Bitleitungspaare BA1 bis BAn und BB1 bis BBn angeschlossen und die Spaltenwähleinheiten 2c und 2d verbinden eines der Bitleitungspaare SA1 bis SAn und eines der Bitleitungspaare SB1 bis SBn mit dem Paar Datenleitungen DA1 bzw. dem Paar Datenleitungen DB1, und zwar unter Steuerung der Spaltenadreßdekodereinheit 2b.
Die Spaltenadressen werden nämlich jeweils den Spalten der Speicherzellen jedes Feldes zugeordnet. Die Spaltenadresse wird zeitweilig in einer Spaltenadreßpuffereinheit (nicht dargestellt) gespeichert und die Spaltenadreßpuffereinheit erzeugt die vorkodierten Spaltenadreßsignale aus den Spaltenadreßbits. Die Spaltenadreßdekodereinheit 2b empfängt die vorkodierten Spaltenadreßsignale und leitet zwei deko dierten Spaltenadreßsignale an die Spaltenwähleinheit 2c bzw. 2d. Jedes der dekodierten Spaltenadreßsignale bezeichnet eine der Spaltenadressen und bewirkt, daß die zugehörige Spaltenwähleinheit 2c oder 2d eines der Bitleitungspaare BA1 bis BAn oder eines der Bitleitungspaare BB1 bis BBn wählt.
Wie aus der Fig. 2 im einzelnen zu ersehen ist, hat jede der Leseverstärkerschaltungen SA1 bis SAn und SB1 bis SBn eine erste Reihenkombination aus einem n-Kanal-Schalttransistor Qn2 vom Anreicherungstyp und einen p-Kanal-Schalttransistor Qp3 vom Anreicherungstyp und eine zweite Reihenkombination aus einem n-Kanal-Schalttransistor Qn4 vom Anreicherungstyp und einen p-Kanal-Schalttransistor Qp5 vom Anreicherungstyp und die ersten und zweiten Reihenkombinationen werden parallel zwischen den Netzspannungsleitungen SAN und SAP gekoppelt. Das Bezugszeichen "SA" wird allgemein für jede Leseverstärkerschaltung verwendet. Die Netzspannungsleitung SAP ist auf den positiven Netzspannungspegel hochgezogen, die andere Netzspannungsleitung SAN ist auf den Massespannungspegel nach unten gezogen. Die gemeinsamen Drainknoten N1 und N2 sind jeweils mit den rechten und linken Bitleitungen BLa und BLb gekoppelt und die gemeinsamen Drainknoten N1 und N2 sind jeweils an die Gateelektroden der Schalttransistoren Qn2 und Qp3 und die Gateelektroden der Schalttransistoren Qn4 und Qp5 angeschlossen.
Jede der Spaltenwähleinheiten 2c und 2d ist durch eine Anzahl von Paaren von n-Kanal-Schalttransistoren Qn6 und Qn7 vom Anreicherungstyp implementiert und nur ein Paar n-Kanal-Schalttransistoren Qn6 und Qn7 vom Anreicherungstyp ist der Leseverstärkerschaltung SA zugeordnet dargestellt. Die n-Kanal-Schalttransistoren Qn6 und Qn7 vom Anreicherungstyp sind jeweils zwischen die rechten und linken Bitleitungen BLa und BLb und das zugehörige Paar Datenleitun gen DA1 oder DB1 gekoppelt. Das dekodierte Spaltenadreßsignal wird den Gateelektroden der n-Kanal-Schalttransistoren Qn6 und Qn7 vom Anreicherungstyp zugeführt.
Wie vorstehend beschrieben, werden Daten zwischen den gewählten Speicherzellen und den Spaltenwähleinheiten 2c und 2d in Form von Potentialdifferenz verbreitet und durch die Leseverstärkerschaltungen SA1 bis SAn und SB1 bis SBn verstärkt. Während die Netzspannungsleitungen SAn und SAp jeder Leseverstärkerschaltung die Netzspannung und die Massespannung zuführen, werden die Spannungspegel an den gemeinsamen Drainknoten N1 und N2 schnell durch die ersten und zweiten Reihenkombinationen verstärkt. Es wird angenommen, daß eines der dekodierten Spaltenadreßsignale den Gateelektroden der n-Kanal-Schalttransistoren Qn6 und Qn7 vom Anreicherungstyp zugeführt wird, worauf die n-Kanal-Schalttransistoren Qn6 und Qn7 vom Anreicherungstyp gleichzeitig einschalten und die übertragene, verstärkte Potentialdifferenz von den gemeinsamen Drainknoten N1 und N2 auf das zugehörige Datenleitungspaar DA1 oder DB1 übertragen.
Die Ausleseschaltungen 3c und 3d empfangen die Potentialdifferenzen an den zugehörigen Datenleitungspaaren DA1 und DB1 und erzeugen ein Ausgangsdatensignal in einem Auslesevorgang. Die Einschreibschaltungen 3e und 3f erzeugen andererseits eine Potentialdifferenz aus einem Eingangsdatensignal und leiten die Potentialdifferenz einer der Datenleitungspaare DA1 und DB1 in einem Einschreibvorgang zu.
Das Steuersystem 4 hat einen Zeitschaltgenerator (nicht dargestellt) zum Erzeugen von internen Zeitschaltsteuersignalen, Schalteinheiten 4a und 4b usw. Die Schalteinheiten 4a und 4b empfangen das Einschreiben-möglich-Signal WE, das für einen Einschreibmodus indikativ ist, und verbinden die Datenleitungspaare DA1 und DB1 mit den Einschreibschaltungen 3h und 3i. Darüber hinaus verbinden die Schalteinheiten 4a und 4b die Datenleitungspaare DA1 und DB1 mit den Ausleseschaltungen 3f und 3g, wenn das Einschreiben-möglich-Signal WE gesperrt ist. Somit ist jedes der Datenleitungspaare DA1 oder DB1 einem Satz von Einschreib- und Ausleseschaltungen 3c/ 3d oder 3e/ 3f zugeordnet und die Schalteinheit 4a oder 4b verbindet selektiv das Datenleitungspaare DA1 oder DB1 mit den zugehörigen Einschreib- und Ausleseschaltungen 3f/ 3h oder 3g/ 3i. Die Schalteinheiten 4a und 4b oder die Einschreib- und Ausleseschaltungen 3c bis 3f können selektiv in Abhängigkeit von dem zugegriffenen Speicherzellenfeld 1a oder 1b eingeschaltet sein.
Die Anordnung der in Fig. 1 gezeigten Dateneingangs-/-ausgangseinrichtung ist unökonomisch, weil die Datenleitungspaare DA1 und DB1 die gleiche Anzahl von Schalteinheiten 4a und 4b erfordern. Um die Schaltungsanordnung zu vereinfachen, sind Schalteinheiten 14a und 14b, wie in der Fig. 3 dargestellt, in Reihe geschaltet und ein Paar von Einschreib- und Ausleseschaltungen 15a und 15b wird von allen Datenleitungspaaren DA1 und DB1 gemeinsam verwendet. Die in der Fig. 3 gezeigte dynamische Speichervorrichtung mit Direktzugriff ist ähnlich wie die in der Fig. 1 gezeigt, mit Ausnahme der gemeinsam verwendeten Einschreib- und Ausleseschaltungen 15a und 15b sowie der Reihen von Schalteinheiten 14a und 14b und die anderen Komponenten sind mit den gleichen Bezugsziffern wie die entsprechenden Komponenten bezeichnet, ohne daß sie detailliert beschrieben werden.
Die Schalteinheit 14a antwortet auf beispielsweise ein dekodiertes Blocksignal BL, welches entweder für das Speicherzellenfeld 1a oder 1b indikativ ist, und die Schalteinheit 14b antwortet auf das Einschreiben-möglich-Signal WE. Die Schalteinheiten 14a und 14b koppeln eines der Datenleitungspaare DA1 und DB1 entweder mit der Einschreib- oder Ausleseschaltung 15a oder 15b in Abhängigkeit von der Kom bination aus Blockwählsignal BL und Einschreiben-möglich- Signal WE.
Wie vorstehend beschrieben, erfordert die in der Fig. 1 gezeigte dynamische Speichervorrichtung mit Direktzugriff die Vielzahl von Datenleitungspaaren DA1 und DB1, die den Speicherzellenfeldern 1a bzw. 1b zugeordnet sind, und diese Datenleitungspaare DA1 und DB1 nehmen zu, wenn die Speicherzellenfelder 1a und 1b oder die Speicherkapazität größer werden. Die Einschreib- und Ausleseschaltungen 3c/ 3e und 3d/ 3f nehmen mit den Datenleitungspaaren DA1 und DB1 zu. Dies führt dazu, daß der Halbleiterchip sich nicht linear mit dem Größerwerden der Speicherkapazität vergrößert und demgemäß leidet die dynamische Speichervorrichtung vom Direktzugriff, die in der Fig. 1 gezeigt ist, an einer geringen Produktionsausbeute.
Andererseits hat die in der Fig. 3 gezeigte dynamische Speichervorrichtung mit Direktzugriff eine kleinere Zuwachsrate als die in der Fig. 1 gezeigte dynamische Speichervorrichtung mit Direktzugriff gemäß dem Stand der Technik, weil nur ein Paar Einschreib- und Ausleseschaltungen gemeinsam von allen Datenleitungspaaren DA1 und DB1 gemeinsam genutzt wird. Die Speicherzellenfelder 1a und 1b erfordern jedoch immer noch ihre eigenen Datenleitungspaare DA1 und DB1 und die Datenleitungspaare DA1 und DB1 nehmen zu, wenn die Speicherzellenfelder DA1 und DB1 größer werden. Darüber hinaus erfordern die Schalteinheiten 14a und 14b komplexere Steuersignale.
Eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruches 1 ist aus der EP-A-0 037 227 oder EP-A-0 037 233 bekannt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine wichtige Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die eine kleine Chipfläche ohne komplexe Steuersignale hat.
Gemäß der vorliegenden Erfindung wird diese Aufgabe durch eine Halbleiterspeichervorrichtung gemäß dem Patentanspruch 1 gelöst.

KURZE BESCHREIBUNG DER FIGUREN

Merkmale und Vorteile der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung gehen aus der folgenden Beschreibung anhand der begleitenden Figuren im einzelnen hervor, in welchen zeigt:
Fig. 1 ein Blockschaltbild der Anordnung einer dynamischen Speichervorrichtung mit direktem Zugriff gemäß dem Stand der Technik;
Fig. 2 ein Schaltbild der Anordnung der Leseverstärkerschaltung und der Spaltenwähleinheit, die in der dynamischen Speichervorrichtung mit Direktzugriff gemäß dem Stand der Technik eingebaut sind;
Fig. 3 ist ein Blockschaltbild der Anordnung einer weiteren dynamischen Speichervorrichtung mit Direktzugriff gemäß dem Stand der Technik;
Fig. 4 ist ein Blockschaltbild der Anordnung einer dynamischen Speichervorrichtung mit Direktzugriff gemäß der vorliegenden Erfindung;
Fig. 5 ist ein Logikdiagramm, welches die Anordnung einer Spaltenadreßdekodereinheit zeigt, die in der dynamischen Speichervorrichtung mit Direktzugriff gemäß der vorliegenden Erfindung eingebaut ist;
Fig. 6 ist ein Blockschaltbild der Anordnung einer weiteren dynamischen Speichervorrichtung mit Direktzugriff gemäß der vorliegenden Erfindung;
Fig. 7 ist ein Blockschaltbild der Anordnung einer weiteren dynamischen Speichervorrichtung mit Direktzugriff gemäß der vorliegenden Erfindung;
Fig. 8 ist ein Schaltbild eines Teils einer Spaltenwähleinheit, die in einer weiteren dynamischen Speichervorrichtung mit Direktzugriff eingebaut ist; und
Fig. 9 ist ein Blockschaltbild der Anordnung einer weiteren dynamischen Speichervorrichtung mit Direktzugriff gemäß der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Bezugnehmend auf Fig. 4 der Zeichnungen ist eine dynamische Speichervorrichtung mit Direktzugriff, die die vorliegende Erfindung verkörpert, auf einem einzigen Halbleiterchip 20 hergestellt und besteht zum großen Teil aus einer Vielzahl von Speicherzellenfeldern 21a und 21b, einem Adressiersystem 22, einem Datenausbreitungssystem 23 und einem Steuersystem 24, ähnlich wie die dynamische Speichervorrichtung mit Direktzugriff gemäß dem Stand der Technik.
Das Speicherzellenfeld 21a besteht aus einer Vielzahl von Speicherzellen MA11, MA1m, MA1n, MA21, MA2m, MA2n, MA31, MA3m, MA3n, MA41, MA4m, MA4n, MAl1, MAlm, MA1n, MAm1, MAmm und MAmn und die Vielzahl von Speicherzellen MA11 bis MAmn sind in Zeilen und Spalten angeordnet. Ähnlich wie das Speicherzellenfeld 21a ist das Speicherzellenfeld 21b durch eine Matrix von Speicherzellen MB11 bis MBmn implementiert. Jede der Speicherzellen MA11 bis MAmn und MB11 bis MBmn ist durch eine Reihenkombination aus einem n-Kanal-Schalttransistor vom Anreicherungstyp und einem Speicherkondensator, ähnlich wie die Speicherzelle gemäß dem Stand der Technik, implementiert und jede Speicherzelle speichert ein Datenbit in Form von elektrischen Ladungen. Den Speicherzellenfeldern 21a und 21b sind Blockadressen zugeordnet und bei jedem Zugriff wird eines der Speicherzellenfelder 21a oder 21b durch eine Blockadresse gewählt.
Das Adressiersystem 22 ist in ein Zeilenadreß-Subsystem, ein Spaltenadreß-Subsystem und ein Blockwähl-Subsystem unterteilt. Das Zeilenadreß-Subsystem hat eine Zeilenadreßpuffereinheit 22a, eine Zeilenadreß-/Wortleitungstreibereinheit 22b und eine Vielzahl von Wortleitungen WL1, WL2, WL3, WL4, ... WL1 und WLm und die Vielzahl der Wortleitungen WL1 bis WLm werden von den Speicherzellenfeldern 21a und 21b gemeinsam benutzt. Die Zeilenadressen sind jeweils den Wortleitungen WL1 bis WLm und den Zeilen der Speicherzellen zugeordnet und die Zeilenadressen werden von den Speicherzellenfeldern 21a und 21b gemeinsam benutzt. Die Zeilen der Speicherzellen MA11 bis MAmn entsprechen nämlich jeweils den Zeilen der Speicherzellen MB11 bis MBmn und jede Zeilenadresse identifiziert nicht nur eine der Zeilen der Speicherzellen MA11 bis MAmn, sondern auch einer der Speicherzellen MB11 bis MBmn.
Die Zeilenadreßpuffereinheit 22a speichert zeitweilig die Zeilenadreßbits und erzeugt vorkodierte Zeilenadreßsignale. Die vorkodierten Zeilenadreßsignale werden der Zeilenadreßdekoder-/Wortleitungstreibereinheit 22b zugeführt und die Zeilenadreßdekoder-/Wortleitungstreibereinheit 22b wählt eine der Wortleitungen WL1 bis WLm mit der durch die Zeilenadreßbits angezeigten Zeilenadresse aus. Wenn eine der Wortleitungen WL1 bis WLm gewählt ist, treibt die Zeilenadreßdekoder-/Wortleitungstreibereinheit 22b die gewählte Wortleitung auf einen aktiven hohen Spannungspegel. Die anderen Wortleitungen bleiben jedoch auf einem inaktiven niederen Spannungspegel. Die Wortleitungen WL1 bis WLm sind jeweils an die Gateelektroden der n-Kanal-Schalttransistoren vom Anreicherungstyp der Speicherzellen der zugehörigen Zeilen gekoppelt. Dann ermöglicht die gewählte Wortleitung, daß der n-Kanal-Schalttransistor vom Anreicherungstyp der zugeordneten Zeilen einschaltet und Datenbits in die Speicherkondensatoren eingelesen oder aus diesen herausgelesen werden.
Das Spaltenwähl-Subsystem hat eine Spaltenadreßpuffereinheit 22c, eine Spaltenadreßdekodereinheit 22d und zwei Spaltenwähleinheiten 22e und 22f, die den zwei Speicherzellenfeldern 21a bzw. 21b zugeordnet sind. Die Spaltenadressen sind jeweils den Spalten der Speicherzellen jedes Speicherzellenfeldes 21a oder 21b zugeordnet. Die Spaltenadreßpuffereinheit 22c speichert zeitweilig die Spaltenadreßbits und erzeugt vorkodierte Spaltenadreßsignale. Die Spaltenadreßdekodereinheit 22d antwortet auf die vorkodierten Spaltenadreßsignale und erzeugt ein dekodiertes Spaltenadreßsignal. Die Spaltenwähleinheiten 22e und 22f haben jeweils Transfergates TA1 bis TAn bzw. Transfergates TB1 bis TBn und die Transfergates TA1 bis TAn und TB1 bis TBn sind zugeordnet zu den Spalten des Speicherzellenfeldes 21a bzw. sind zugeordnet den Spalten des Speicherzellenfeldes 21b vorgesehen. Die Transfergates TA1 bis TAn und TB1 bis TBn haben eine ähnliche Anordnung wie beim Stand der Technik und jedes Transfergate ist durch ein Paar n-Kanal-Schalttransistoren vom Anreicherungstyp implementiert.
Das Blockwähl-Subsystem hat eine Blockadreßpuffer-/Dekodereinheit 22g und die Blockadreßpuffer-/Dekodereinheit 22g antwortet auf ein Blockadressenbit, das für die Blockadresse indikativ ist, welche dem Speicherzellenfeld 21a oder 21b zugeordnet ist, um ein Block-ermöglichen-Signal EBL1 zu erzeugen. Das Block-ermöglichen-Signal EBL1 wird der Spaltenadreßdekodereinheit 22d zugeführt und läßt die Spaltenadreßdekodereinheit 22d ein einzelnes dekodiertes Spaltenadreßsignal erzeugen, wie dies aus der folgenden Beschreibung zu ersehen ist.
Die Spaltenadreßdekodereinheit 22d ist, wie in der Fig. 5 dargestellt, angeordnet und die vorkodierten Spaltenadreßsignale, das dekodierte Blockadreßsignal und das komplementäre dekodierte Blockadreßsignal sind jeweils mit "PA1" bis "PAx"/ "CPA1" bis "CPAx", "EBL" und "CEBL" angegeben. Die vorkodierten Spaltenadreßsignale CPA1 bis CPAx sind komplementär zu den vorkodierten Spaltenadreßsignalen PA1 bis PAx. Die Spaltenadreßdekodereinheit 22d ist in zwei Abschnitte 22h und 22i unterteilt und die Abschnitte 22h und 22i sind durch ein Feld aus UND-Gates ADA1 bis ADAn bzw. ein Feld aus UND-Gates ADB1 bis ADBn implementiert. Die UND-Gates ADA1 bis ADAn und die UND-Gates ADB1 bis ADBn sind jeweils über dekodierte Signalleitungen YA1 bis YAn und YB1 bis YBn an die Transfergates TA1 bis TAn und TB1 bis TBn gekoppelt und eine der dekodierten Signalleitungen YA1 bis YAn und YB1 bis YBn breitet das dekodierte Spaltenadreßsignal aus.
Die vorkodierten Spaltenadreßsignale PA1 bis PAx und CPA1 bis CPAx werden selektiv den UND-Gates ADA1 bis ADAn sowie den UND-Gates ADB1 bis ADBn zugeführt und die Verteilung der vorkodierten Spaltenadreßsignale PA1 bis PAx und CPA1 bis CPAx auf den Abschnitt 22h ist identisch mit der auf den Abschnitt 22i. Wenn beispielsweise die vorkodierten Spaltenadreßsignale PA1 bis PAx dem UND-Gate ADA1 und dem entsprechenden UND-Gate zugeführt werden, werden dem zugehörigen UND-Gate ADB1 die vorkodierten Spaltenadreßsignale PA1 bis PAx zugeführt. Ähnlich werden die vorkodierten Spaltenadreßsignale CPA1 bis CPAx nicht nur auf das UND- Gate ADAn, sondern auch auf das UND-Gate ADBn verteilt. Aus diesem Grund sind die vorkodierten Spaltenadreßsignale mit dem logischen Pegel "1" den zwei UND-Gates zugeführt.
Das dekodierte Blockadreßsignal EBL und das komplementäre dekodierte Blockadreßsignal CEBL werden jedoch jeweils den Abschnitten 22h und 22i zugeführt und eines der Felder der UND-Gates ADA1 bis ADAn oder ADB1 bis ADBn wird eingeschaltet. Als ein Ergebnis erzeugt eines der zwei gewählten UND- Gates das dekodierte Spaltenadreßsignal.
Zurück zur Fig. 4, hat das Datenausbreitungssystem 23 zwei Sätze Bitleitungspaare BA1, BAm und BAn und BB1, BBm und BBn, zwei Leseverstärkereinheiten 23a und 23b, ein Paar Datenleitungen DL, eine einzelne Ausleseschaltung 23c und eine einzelne Einleseschaltung 23d. Jedes der Bitleitungspaare BA1 bis BAn und BB1 bis BBn besteht aus rechten und linken Bitleitungen BLa und BLb und die Bitleitungspaare BA1 bis BAn und BB1 bis BBn sind jeweils den Spalten der Speicherzellen des Feldes 1a und den Spalten der Speicherzellen des Feldes 1b zugeordnet. Die rechten und linken Bitleitungen BLa und BLb jedes Bitleitungspaares sind selektiv mit den Drainknoten der n-Kanal-Schalttransistoren Qn1 vom Anreicherungstyp der zugehörigen Spalte gekoppelt und jedes Bitleitungspaar verbreitet ein Datenbit in Form einer Potentialdifferenz zwischen der zugehörigen Spaltenwähleinheit 22e oder 22f und der Zeile Speicherzellen, die aus dem Speicherzellenfeld 21a oder 21b gewählt ist. Somit dienen die Bitleitungspaare BA1 bis BAn und BB1 bis BBn als eine Anzahl von Sätzen von Datenausbreitungspfaden.
Die Leseverstärkereinheiten 23a und 23b sind jeweils den Speicherzellenfeldern 21a bzw. 21b zugeordnet und haben Leseverstärkerschaltungen SA1/ SAm/ SAn und SB1/ SBm/ SBn. Die Leseverstärkerschaltungen SA1 bis SAn und SB1 bis SBn sind an die Bitleitungspaare BA1 bis BAn und BB1 bis BBn gekoppelt und die Spaltenwähleinheiten 2c und 2d koppeln eines der Bitleitungspaare SA1 bis SAn und SB1 bis SBn an das Paar Datenleitungen DL unter Steuerung der Spaltenadreßdekodereinheit 22d.
Die Ausleseschaltung 23c antwortet auf die an dem Datenleitungspaar DL entwickelte Potentialdifferenz und erzeugt ein Ausgangsdatensignal. Die Einschreibschaltung 23d andererseits erzeugt aus einem Eingangsdatensignal eine Potentialdifferenz und leitet die Potentialdifferenz an das Datenleitungspaar DL.
Das Steuersystem 24 hat eine Steuerung 24a, die auf externe Steuersignale antwortet, und eine Schalteinheit 24b. Die Steuerung 24a erzeugt nicht nur sequentiell Zeitschaltsteuersignale (nicht dargestellt), sondern verschiebt die dynamische Speichervorrichtung mit Direktzugriff auch zwischen einem Einschreibmodus, einem Auslesemodus und einem Auffrischmodus. Eines der externen Steuersignale WE ist für den Betriebsmodus indikativ und die Steuerung 24a erzeugt aus dem externen Steuersignal WE ein Modussteuersignal IWE, das entweder für den Einschreib- oder Auslesemodus indikativ ist. Die Schalteinheit 24b antwortet auf das Modussteuersignal IWE und koppelt selektiv das Datenleitungspaar DL an die Ausleseschaltung 23c und die Einschreibschaltung 23d in Abhängigkeit von dem logischen Pegel des Modussteuersignals IWE.
Eine Auslesesequenz und eine Einlesesequenz werden im folgenden kurz beschrieben. Es wird nun angenommen, daß die Blockzeilen und Spaltenadreßbits die Speicherzelle MA11 wählen, eine Vorladeschaltung (nicht dargestellt) egalisiert als erstes die rechten und linken Bitleitungen BLa und BLb aller Bitleitungspaare BA1 bis BAn und BB1 bis BBn auf einen mittleren Spannungspegel zwischen einem positiven Netzspannungspegel und einem Massespannungspegel. Wenn das Modussteuersignal IWE die dynamische Speichervorrichtung vom Direktzugriff von dem Auslesebetrieb instruiert, treibt die Zeilenadreßdekoder-/Wortleitungstreibereinheit 22b die Wortleitung WL1 über den positiven Netzspannungspegel und die rechten Bitleitungen BLa sind an die Speicherkondensatoren der Speicherzellen MA11 bis MA1n und MB11 bis MB1n gekoppelt. Die Speicherpegel an den rechten Bitleitungen BLa gehen in Abhängigkeit der darin gespeicherten Datenbits leicht nach oben oder unten und an den Bitleitungspaaren BA1 bis BAn bzw. BB1 bis BBn finden kleine Potentialdifferenzen statt. Die Bitleitungspaare BA1 bis BAn und BB1 bis BBn breiten die kleinen Potentialdifferenzen auf die Leseverstärkerschaltungen SA1 bis SAn und SB1 bis SBn aus und die kleinen Potentialdifferenzen werden durch die Leseverstärkerschaltungen SA1 bis SAn und SB1 bis SBn entwickelt.
Die Blockadreßpuffer/Dekodereinheit 22g schiebt das dekodierte Blockadreßsignal EBL auf einen positiven hohen Spannungspegel entsprechend dem logischen Pegel "1" und die zweite 22h ist eingeschaltet. Die Spaltenadreßpuffereinheit 22c schiebt die vorkodierten Spaltenadreßsignale PA1 bis PAx auf den logischen Pegel "1" und nur das UND-Gate ADA1 schiebt die dekodierte Signalleitung YA1 auf den logischen Pegel "1" oder den positiven hohen Spannungspegel.
Mit dem dekodierten Spaltenadreßsignal an der dekodierten Signalleitung YA1 schaltet das Transfergate TA1 ein und überträgt die Potentialdifferenz auf das Datenleitungspaar DL. Das Modussteuersignal IWE bewirkt, daß die Schaltungseinheit 24b das Datenleitungspaar DL an die Ausleseschaltung 23c koppelt. Als ein Ergebnis erreicht die Potential differenz an dem Datenleitungspaar DL die Ausleseschaltung 23c und die Ausleseschaltung 23c erzeugt das Ausgangsdatensignal aus der Potentialdifferenz.
Wenn andererseits das Modussteuersignal IWE den Einschreibbetrieb anzeigt, erzeugt die Einschreibschaltung 23d eine Potentialdifferenz aus dem Eingangsdatensignal und die Schalteinheit 24b hat die Einschreibschaltung 23d an das Datenleitungspaar DL gekoppelt. Daher wird die Potentialdifferenz auf das Datenleitungspaar DL übertragen und das Transfergate TA1 seinerseits überträgt die Potentialdifferenz auf das Bitleitungspaar BA1.
Die Zeilenadreßdekoder/Wortleitungstreibereinheit 22b treibt die Wortleitung WL1 über den positiven hohen Spannungspegel. Die Potentialdifferenz an dem Datenleitungspaar DL wird über das Transfergate TA1 auf das Bitleitungspaar BA1 übertragen und das Datenbit, welches durch die Potentialdifferenz repräsentiert ist, wird in der Speicherzelle MA11 entwickelt und gespeichert. Die anderen Potentialdifferenzen an den anderen Bitleitungspaaren werden in den anderen Speicherzellen wiederum wiederhergestellt.
Wie aus der vorstehenden Beschreibung zu ersehen ist, hat die Speichervorrichtung mit Direktzugriff gemäß einer Ausführungsform der vorliegenden Erfindung nur ein Datenleitungspaar DL und das Datenleitungspaar DL wird von allen Speicherzellenfeldern 21a und 21b gemeinsam benutzt. Selbst wenn die Anzahl der Speicherzellenfelder erhöht würde, wäre es möglich, daß nur ein Datenleitungspaar selektiv ein Datenbit für jedes der Speicherzellenfelder ausbreitet und die Vergrößerungsrate ist kleiner als die bei Speichervorrichtungen mit Direktzugriff gemäß dem Stand der Technik. Darüber hinaus koppelt die Schalteinheit 24b das Datenleitungspaar DL nur mit einer der Auslese- und Einschreibschaltungen 23c und 23d und die Wahl zwischen der Auslese schaltung 23c und der Einschreibschaltung 23d ist einfach. Somit ist die dynamische Speichervorrichtung mit Direktzugriff gemäß der vorliegenden Erfindung auf einem kleinen Halbleiterchip herzustellen, ohne daß die einfache Steuerung der Schalteinheit 24b geopfert wird.

Zweite Ausführungsform

Bezugnehmend auf Fig. 6 der Zeichnungen ist eine weitere dynamische Speichervorrichtung mit Direktzugriff, die die vorliegende Erfindung verkörpert, mit Leseverstärkerschaltungen ausgestattet, die eine Bauart für gemeinsame Verwendung haben. Die Leseverstärkerschaltungen SA1 bis SAn und die Leseverstärkerschaltungen SB1 bis SBn sind selektiv auf beiden Seiten der Speicherzellenfelder 21a und 21b angeordnet und die Spaltenwähleinheiten sind in zwei Sektionen aufgeteilt und die Transfergates TA1 bis TAn und TB1 bis TBn liegen auf den beiden Seiten der Speicherzellenfelder 21a und 21b.
Demgemäß sind das Datenleitungspaar DL, die Spaltenadreßdekodereinheit 22d, die Schalteinheit 24b, die Ausleseschaltung 23c und die Einschreibschaltung 23d gedoppelt. Das gedoppelte Datenleitungspaar DL wird jedoch immer noch gemeinsam von den Speicherzellenfeldern 21a und 21b verwendet und die Spaltenadreßdekodereinheit 22d ermöglicht, daß eines der Transfergates TA1 bis TAn und TB1 bis TBn eine Potentialdifferenz auf die gedoppelten Datenleitungspaare DL überträgt.
Andere Komponenten sind ähnlich wie jene bei der ersten Ausführungsform und die Auslese- und Einschreibsequenzen sind ähnlich wie bei der ersten Ausführungsform. Aus diesem Grund folgt keine weitere Beschreibung, um unerwünschte Wiederholungen zu vermeiden.
Die dynamische Speichervorrichtung mit Direktzugriff, die in der Fig. 6 gezeigt ist, erzielt ähnlich die gleichen Vorteile wie die erste Ausführungsform.

Dritte Ausführungsform

Bezugnehmend auf die Fig. 7 der Zeichnungen ist noch eine weitere dynamische Speichervorrichtung mit Direktzugriff, die mit einem Auslesedatenleitungspaar DLr und einem Einschreibdatenleitungspaar DLw ausgestattet ist. Das Auslesedatenleitungspaar DLr und das Einschreibdatenleitungspaar DLw werden exklusiv von der Ausleseschaltung 23c und der Einschreibschaltung 23d verwendet und irgendeine Schalteinheit ist nicht vorgesehen. Das Modussteuersignal IWE wird direkt den Spaltenwähleinheiten 22e und 22f zugeführt und die Spaltenwähleinheiten 22e und 22f koppeln selektiv ein gewähltes Bitleitungspaar an die Auslese- und Einschreibdatenleitungspaare DLr und DLw. Die anderen Komponenten sind jedoch ähnlich wie jene bei der ersten Ausführungsform und eine Beschreibung derselben wird der Einfachheit halber weggelassen.
Fig. 8 zeigt eine der Transfereinheiten TG der Spaltenwähleinheiten 22e und 22f, denen eine Leseverstärkerschaltung SA zugeordnet ist. Die Transfereinheit TG hat zwei Reihenkombinationen aus n-Kanal-Schalttransistoren vom Anreicherungstyp Qn31/ Qn32 und Qn33/ Qn34, die zwischen zugehörige Bitleitungspaare BLa und BLb und das Einschreibdatenleitungspaar DLw gekoppelt sind, und zwei Reihenkombinationen aus n-Kanal-Schalttransistoren vom Anreicherungstyp Qn35/- Qn36 und Qn37/ Qn38, die zwischen eine positive Netzspannungsleitung Vdd und das Auslesedatenleitungspaar DLr gekoppelt sind. Das Modussteuersignal IWE wird an die Gateelektroden der Schalttransistoren Qn31 und Qn33 angelegt und die Bitleitungen BLa und BLb sind an die Gateelektroden der n-Kanal-Schalttransistoren vom Anreicherungstyp Qn37 bzw. Qn35 gekoppelt.
In dem Einschreibmodus geht das Modussteuersignal IWE auf den positiven hohen Spannungspegel und eine Potentialdifferenz an dem Einschreibdatenleitungspaar DLw wird auf die Bitleitungen BLa und BLb übertragen. In dem Auslesemodus bleibt das Modussteuersignal IWE auf dem Pegel der Massespannung und eine Potentialdifferenz an den Bitleitungen BLa und BLb bewirkt, daß die n-Kanal-Schalttransistoren vom Anreicherungstyp Qn35 und Qn37 komplementär ein- und ausschalten. Dann wird der positive Netzspannungspegel einer der Auslesedatenleitungen zugeführt und die andere Auslesedatenleitung wird an Masse gelegt. Als ein Ergebnis wird die Potentialdifferenz auf das Auslesedatenleitungspaar DLr übertragen.
Die Auslese- und Einschreibsequenzen sind ähnlich wie jene bei der ersten Ausführungsform und die dritte Ausführungsform erzielt ebenfalls die gleichen Vorteile, da die Anzahl der Auslesedatenleitungspaare DLr und der Einschreibdatenleitungspaare DLw mit der Speicherkapazität nicht erhöht wird.
Bei diesem Beispiel wird ein Datenleitungspaar anstatt der Schalteinheit erhöht. Das Datenleitungspaar nimmt jedoch eine kleinere Fläche der real nutzbaren Fläche als die Schalteinheit ein und die Halbleiterchipgröße wird vermindert.

Vierte Ausführungsform

Bezugnehmend auf Fig. 9 der Zeichnungen ist eine weitere dynamische Speichervorrichtung mit Direktzugriff, die die vorliegende Erfindung verkörpert, dargestellt. Die dynamische Speichervorrichtung mit Direktzugriff gemäß Fig. 9 ist ähnlich wie die erste Ausführungsform, mit Ausnahme der Zeilenadreßdekoder-/Wortleitungstreibereinheiten 31a und 31b, die exklusiv für die Speicherzellenfelder 21a und 21b verwendet werden. Mit den zwei Zeilenadreßdekoder-/Wortleitungstreibereinheiten 31a und 31b sind zwei unterschiedliche Zeilen adressierbar und eine Kombination der zweiten Ausführungsform erlaubt, daß zwei Datenbits, die aus zwei Speicherzellen mit unterschiedlichen Zeilenadressen herausgelesen worden sind, an das gedoppelte Datenleitungspaar DL angelegt werden.
Obwohl besondere Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, ist für den Fachmann klar zu ersehen, daß verschiedene Änderungen und Modifikationen ohne Abweichen vom Schutzumfang der vorliegenden Erfindung durchgeführt werden können. Beispielsweise können mehr als zwei Speicherzellenfelder 21a und 21b in einer weiteren dynamischen Speichervorrichtung mit Direktzugriff gemäß der vorliegenden Erfindung eingebaut sein und die vorliegende Erfindung ist bei irgendeinem Typ von Halbleiterspeichervorrichtung anwendbar. Die dynamische Speichervorrichtung kann zusammen mit anderen Funktionsblöcken in einer Großintegration eingebaut sein.

Claims

1. Halbleiterspeichervorrichtung mit:

a) einer Vielzahl von Speicherzellenfeldern (21a/21b), die jeweiligen Blockadressen zugeordnet sind, wobei jedes Feld eine Vielzahl von adressierbaren Speicherzellen (MA11 -MAmn/MB11 - MBmn) hat, jede Speicherzelle einer entsprechenden Zeilenadresse und einer entsprechenden Spaltenadresse zugeordnet ist; und die Spaltenadressen jeweils den Spalten der Speicherzellen der Vielzahl von Speicherzellenfeldern (21a/21b) zugeordnet sind;

b) einer Zeilenadressiereinrichtung (22a/22b/WL1-WLm; 31a/31b/WL1-WLm), die auf die ersten Adressbits antwortet um eine Zeile der Speicherzellen aus jedem der besagten Speicherzellenfelder zu wählen;

c) einer Vielzahl von Sätzen, von Datenübertragungspfaden (BA1-BAn/BB1-BBn), die jeweils mit der Vielzahl von Speicherzellenfeldern gekoppelt sind, um Datenbits zu übertragen;

d) einer Datenübertragungsvorrichtung;

e) einer Spaltenadressdekodereinrichtung (22d), die auf die zweiten Adressbits antwortet, um selektiv die Vielzahl von Sätzen an Datenübertragungspfaden mit den Datenübertragungsmitteln zu koppeln;

f) einer Vielzahl von Spaltenwählmitteln (22e/22f), die jeweils zwischen die Vielzahl von Sätzen Datenübertragungspfaden und der Datenübertragungsvorrichtung gekoppelt sind;

g) einer Ausleseschaltung (23c) zum Erzeugen eines Ausgangsdatensignals aus einem der Datenbits;

h) einer Einschreibschaltung (23d) zum Erzeugen eines der Datenbits aus einem Eingangsdatensignal; und

i) einer Schalteinrichtung (24b; Qn31/Qn33) zum Wählen der Ausleseschaltung oder der Einschreibschaltung, dadurch gekennzeichnet, daß die Datenübertragungsvorrichtung durch ein Datenleitungspaar (DL; DLr/DLw) implementiert sind, das zwischen den Speicherzellenfeldern geteilt wird;

wobei die Vielzahl von Spaltenwählmitteln (22e/22f) direkt an das gemeinsame Datenleitungspaar angeschlossen ist;

und daß die Spaltenadress-Dekodereinrichtung (22d) bewirkt, daß die Vielzahl von Spaltenwählmitteln (22e/22f) ein Paar der Datenübertragungspfade mit dem geteilten Datenleitungspaar koppeln.