JPH08221975A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH08221975A JPH08221975A JP7029571A JP2957195A JPH08221975A JP H08221975 A JPH08221975 A JP H08221975A JP 7029571 A JP7029571 A JP 7029571A JP 2957195 A JP2957195 A JP 2957195A JP H08221975 A JPH08221975 A JP H08221975A
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- cell arrays
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】データが衝突しないように列選択制御すること
で、メモリセルアレイ間共有によるデータバスを構成す
る。 【構成】複数のセルアレイ、例えば２つのセルアレイ０
及びセルアレイ１がＤＱａ及びＤＱｂのバスを共有して
いる。11のカラムデコーダ０・カラム選択ロジック回路
０（カラムデコーダ１・カラム選択ロジック回路１も同
じ）には制御入力ＤＢが設けられ、カラム選択ロジック
回路０、１が制御される。ＤＢ入力によりＤＱａとＤＱ
ｂに読み出されるデータが、セルアレイ０とセルアレイ
１とを同時にアクセスする期間において衝突しないよう
にカラム選択ロジック回路が制御される構成となってい
る。
で、メモリセルアレイ間共有によるデータバスを構成す
る。 【構成】複数のセルアレイ、例えば２つのセルアレイ０
及びセルアレイ１がＤＱａ及びＤＱｂのバスを共有して
いる。11のカラムデコーダ０・カラム選択ロジック回路
０（カラムデコーダ１・カラム選択ロジック回路１も同
じ）には制御入力ＤＢが設けられ、カラム選択ロジック
回路０、１が制御される。ＤＢ入力によりＤＱａとＤＱ
ｂに読み出されるデータが、セルアレイ０とセルアレイ
１とを同時にアクセスする期間において衝突しないよう
にカラム選択ロジック回路が制御される構成となってい
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリのアーキ
テクチャに関するもので、特に多ビット出力のＤＲＡＭ
に適用される半導体メモリ回路に関する。
テクチャに関するもので、特に多ビット出力のＤＲＡＭ
に適用される半導体メモリ回路に関する。
【０００２】
【従来の技術】データラッチ付きのＤＲＡＭは指定のデ
ータをまとめて出力したりするときに高速アクセス動作
が行える構成を伴う。データラッチ付きのＤＲＡＭはカ
ラム選択ゲートとメモリセルのセンスアンプとの間に転
送ゲートとデータラッチを備えている。メモリセルアレ
イから読み出したセルデータを転送ゲートを介してデー
タラッチに転送し、その後に転送ゲートをオフしてしま
えば、カラム選択ゲートを介した出力バッファヘのデー
タバスであるＤＱバスとデータラッチ間のデータのやり
取りと、メモリセルアレイ部の動作が独立に行える。
ータをまとめて出力したりするときに高速アクセス動作
が行える構成を伴う。データラッチ付きのＤＲＡＭはカ
ラム選択ゲートとメモリセルのセンスアンプとの間に転
送ゲートとデータラッチを備えている。メモリセルアレ
イから読み出したセルデータを転送ゲートを介してデー
タラッチに転送し、その後に転送ゲートをオフしてしま
えば、カラム選択ゲートを介した出力バッファヘのデー
タバスであるＤＱバスとデータラッチ間のデータのやり
取りと、メモリセルアレイ部の動作が独立に行える。
【０００３】これにより、次のようなメリットある動作
が可能となる。データラッチからデータを連続的に読み
出している間にメモリセルアレイでは次のロー（行線）
に対応するデータを、選択したセルから読み出してセン
スアンプにラッチして予め準備しておく。この準備した
データが必要になった時点で転送ゲートをオンしてデー
タラッチに転送すれば、通常６０ｎｓ程度必要なメモリ
セルからのデータ読み出し時間をＤＱバス側から見えな
いようにすることができ、センスアンプからデータラッ
チへのデータ転送に必要な１０ｎｓ以下の時間の後に新
しいローデータが読み出せるのである。
が可能となる。データラッチからデータを連続的に読み
出している間にメモリセルアレイでは次のロー（行線）
に対応するデータを、選択したセルから読み出してセン
スアンプにラッチして予め準備しておく。この準備した
データが必要になった時点で転送ゲートをオンしてデー
タラッチに転送すれば、通常６０ｎｓ程度必要なメモリ
セルからのデータ読み出し時間をＤＱバス側から見えな
いようにすることができ、センスアンプからデータラッ
チへのデータ転送に必要な１０ｎｓ以下の時間の後に新
しいローデータが読み出せるのである。
【０００４】図５は特願平６−７４５４９に開示されて
いる、従来のデータラッチ機能を有するＤＲＡＭの構成
を示す回路ブロック図である。ＤＲＡＭ構成の２つのセ
ルアレイ０，セルアレイ１を備え、それぞれのセルアレ
イは別々のローアドレス、カラムアドレス入力によって
ロー（行線）、カラム（列線）選択が行われる。すなわ
ち、ｎ＝0,1,2,3 …、ｍ＝0,1,2,3 …とすると、セルア
レイ０は（ｎ＋１）ビットのカラムアドレス入力ＡＣ00
〜ＡＣ0nによってカラムデコーダ０、カラム選択ロジッ
ク回路０を介してカラム選択が行われ、（ｍ＋１）ビッ
トのローアドレス入力ＡＲ00〜ＡＲ0mによってロー選択
が行われる。同様にして、セルアレイ１は（ｎ＋１）ビ
ットのカラムアドレス入力ＡＣ10〜ＡＣ1n、（ｍ＋１）
ビットのローアドレス入力ＡＲ10〜ＡＲ1mによってカラ
ム選択、ロー選択が行われる。
いる、従来のデータラッチ機能を有するＤＲＡＭの構成
を示す回路ブロック図である。ＤＲＡＭ構成の２つのセ
ルアレイ０，セルアレイ１を備え、それぞれのセルアレ
イは別々のローアドレス、カラムアドレス入力によって
ロー（行線）、カラム（列線）選択が行われる。すなわ
ち、ｎ＝0,1,2,3 …、ｍ＝0,1,2,3 …とすると、セルア
レイ０は（ｎ＋１）ビットのカラムアドレス入力ＡＣ00
〜ＡＣ0nによってカラムデコーダ０、カラム選択ロジッ
ク回路０を介してカラム選択が行われ、（ｍ＋１）ビッ
トのローアドレス入力ＡＲ00〜ＡＲ0mによってロー選択
が行われる。同様にして、セルアレイ１は（ｎ＋１）ビ
ットのカラムアドレス入力ＡＣ10〜ＡＣ1n、（ｍ＋１）
ビットのローアドレス入力ＡＲ10〜ＡＲ1mによってカラ
ム選択、ロー選択が行われる。
【０００５】上記のローアドレス入力ＡＲ00〜ＡＲ0m、
ＡＲ10〜ＡＲ1mは、／ＲＡＳ（rowaddress strobe；先
頭の／は反転を意味し、図面では上にバーが付く）入力
の立下がりエッジでラッチされ、ローアドレスバッファ
０，１、ロープリデコーダ０，１を介し、ローデコーダ
０，１によって、セルアレイ０及びセルアレイ１の選択
されたそれぞれ１本ずつ計２本のワード線を活性化させ
る。
ＡＲ10〜ＡＲ1mは、／ＲＡＳ（rowaddress strobe；先
頭の／は反転を意味し、図面では上にバーが付く）入力
の立下がりエッジでラッチされ、ローアドレスバッファ
０，１、ロープリデコーダ０，１を介し、ローデコーダ
０，１によって、セルアレイ０及びセルアレイ１の選択
されたそれぞれ１本ずつ計２本のワード線を活性化させ
る。
【０００６】一方、カラムアドレス入力ＡＣ00〜ＡＣ0
n、ＡＣ10〜ＡＣ1nは、／ＣＡＳ（column address stro
be ；先頭の／は反転を意味し、図面では上にバーが付
く）入力の立下がりエッジでラッチされ、カラムアドレ
スバッファ０，１、カラムプリデコーダ０，１、カラム
デコーダ０，１、カラム選択ロジック回路０，１を介し
て、セルアレイ０及びセルアレイ１の対応するカラムそ
れぞれを選択する。ここで、カラムアドレスバッファ
０，１は、それぞれカラムデコーダ選択入力信号ＣＤＳ
ＥＬ０，１がハイレベルのときに活性化される。例え
ば、ＣＤＳＥＬ１がハイレベルで、ＣＤＳＥＬ０がロー
レベルのときは、カラムアドレスバッファ０が活性化、
カラムアドレスバッファ１が非活性化され、従ってセル
アレイ０のみ、入力されたカラムアドレスに対応するカ
ラムが選択される。
n、ＡＣ10〜ＡＣ1nは、／ＣＡＳ（column address stro
be ；先頭の／は反転を意味し、図面では上にバーが付
く）入力の立下がりエッジでラッチされ、カラムアドレ
スバッファ０，１、カラムプリデコーダ０，１、カラム
デコーダ０，１、カラム選択ロジック回路０，１を介し
て、セルアレイ０及びセルアレイ１の対応するカラムそ
れぞれを選択する。ここで、カラムアドレスバッファ
０，１は、それぞれカラムデコーダ選択入力信号ＣＤＳ
ＥＬ０，１がハイレベルのときに活性化される。例え
ば、ＣＤＳＥＬ１がハイレベルで、ＣＤＳＥＬ０がロー
レベルのときは、カラムアドレスバッファ０が活性化、
カラムアドレスバッファ１が非活性化され、従ってセル
アレイ０のみ、入力されたカラムアドレスに対応するカ
ラムが選択される。
【０００７】図６は図５中の要部を示しており、ＤＱバ
スとセルアレイ間の構成を示す回路図である。セルアレ
イ０中のメモリセル451 （ＶPLはプレート電極の基準電
位）につながるビット線ＢＬとその反転信号となる／Ｂ
Ｌ（図面では上にバーが付く）の電位をセンスするセン
スアンプ44が設けられている。センスアンプ44は２個の
ＣＭＯＳインバータの入出力を互いに逆に接続し、これ
らＣＭＯＳインバータそれぞれの入出力がビット線ＢＬ
と／ＢＬ間に接続されて構成される。センスアンプ44動
作時、ＳＡＰ，／ＳＡＮは２個のＣＭＯＳインバータの
動作電源となる相補なセンスアンプ活性化信号である。
すなわち、ＳＡＰはＰチャネル側で高電位電源、／ＳＡ
ＮはＮチャネル側で低電位電源（例えば接地電位）にな
る。
スとセルアレイ間の構成を示す回路図である。セルアレ
イ０中のメモリセル451 （ＶPLはプレート電極の基準電
位）につながるビット線ＢＬとその反転信号となる／Ｂ
Ｌ（図面では上にバーが付く）の電位をセンスするセン
スアンプ44が設けられている。センスアンプ44は２個の
ＣＭＯＳインバータの入出力を互いに逆に接続し、これ
らＣＭＯＳインバータそれぞれの入出力がビット線ＢＬ
と／ＢＬ間に接続されて構成される。センスアンプ44動
作時、ＳＡＰ，／ＳＡＮは２個のＣＭＯＳインバータの
動作電源となる相補なセンスアンプ活性化信号である。
すなわち、ＳＡＰはＰチャネル側で高電位電源、／ＳＡ
ＮはＮチャネル側で低電位電源（例えば接地電位）にな
る。
【０００８】転送ゲート431 はビット線ＢＬの経路途
中、／ＢＬの経路途中にトランスファスイッチとして設
けられ、転送ゲート制御入力ＸＦＥＲで制御される。デ
ータラッチ432 は転送ゲート431 より伝送されたビット
線データをラッチする。すなわち、２個のＣＭＯＳイン
バータの入出力を互いに逆に接続し、これらＣＭＯＳイ
ンバータそれぞれの入出力がデータ線ＤＬと／ＤＬ間に
接続されて構成される。ラッチ動作が行われるよう２個
のＣＭＯＳインバータの動作電源は、Ｐチャネル側では
高電位電源ＶＣに、Ｎチャネル側では低電位電源（例え
ば接地電位ＧＮＤ）に接続される。カラム選択ゲート42
はカラム選択信号ＣＳＬによって、ＤＱバスとデータ線
との間をトランスファ制御するトランスファスイッチで
ある。
中、／ＢＬの経路途中にトランスファスイッチとして設
けられ、転送ゲート制御入力ＸＦＥＲで制御される。デ
ータラッチ432 は転送ゲート431 より伝送されたビット
線データをラッチする。すなわち、２個のＣＭＯＳイン
バータの入出力を互いに逆に接続し、これらＣＭＯＳイ
ンバータそれぞれの入出力がデータ線ＤＬと／ＤＬ間に
接続されて構成される。ラッチ動作が行われるよう２個
のＣＭＯＳインバータの動作電源は、Ｐチャネル側では
高電位電源ＶＣに、Ｎチャネル側では低電位電源（例え
ば接地電位ＧＮＤ）に接続される。カラム選択ゲート42
はカラム選択信号ＣＳＬによって、ＤＱバスとデータ線
との間をトランスファ制御するトランスファスイッチで
ある。
【０００９】図７は図５中の要部を示しており、カラム
選択ゲートと、カラムデコーダ及びカラム選択ロジック
回路の関係を含めた構成を示す回路図である。セルアレ
イを構成するカラムは奇数アドレスカラム、偶数アドレ
スカラムに区別される。前者に対しては、セルアレイの
左側にセンスアンプ44、転送ゲート431 、データラッチ
432 、カラム選択ゲート42を持ち、ＤＱバス（ＤＱｂ
０）に接続される。後者に対しては、セルアレイの右側
にセンスアンプ44、転送ゲート431 、データラッチ432
、カラム選択ゲート42を持ち、ＤＱバス（ＤＱａ０）
に接続される。このような構成はセルアレイ１において
も同様に奇数アドレスカラムはＤＱｂ１に、偶数アドレ
スカラムはＤＱａ１に接続される。
選択ゲートと、カラムデコーダ及びカラム選択ロジック
回路の関係を含めた構成を示す回路図である。セルアレ
イを構成するカラムは奇数アドレスカラム、偶数アドレ
スカラムに区別される。前者に対しては、セルアレイの
左側にセンスアンプ44、転送ゲート431 、データラッチ
432 、カラム選択ゲート42を持ち、ＤＱバス（ＤＱｂ
０）に接続される。後者に対しては、セルアレイの右側
にセンスアンプ44、転送ゲート431 、データラッチ432
、カラム選択ゲート42を持ち、ＤＱバス（ＤＱａ０）
に接続される。このような構成はセルアレイ１において
も同様に奇数アドレスカラムはＤＱｂ１に、偶数アドレ
スカラムはＤＱａ１に接続される。
【００１０】この図７では、カラムが０番から６３番ま
での６４本のアドレスデコード列を持つ場合を示してい
る。すなわち図４において、ｎ＝５で６ビットのカラム
アドレス信号が入力されることになる。また、図示して
いないが、一本のカラム選択信号、例えばＣＳＬ0,0 に
は８本分のカラムが接続され、この８本のカラムがそれ
ぞれ８ビット幅のＤＱａ０バスに接続されている。換言
すると、図７の破線で囲んだ転送ゲート431 、データラ
ッチ432 、カラム選択ゲート42は、セル８個分のデータ
伝送系ユニット、つまり図５の構成が８個分の回路ブロ
ックを示している。
での６４本のアドレスデコード列を持つ場合を示してい
る。すなわち図４において、ｎ＝５で６ビットのカラム
アドレス信号が入力されることになる。また、図示して
いないが、一本のカラム選択信号、例えばＣＳＬ0,0 に
は８本分のカラムが接続され、この８本のカラムがそれ
ぞれ８ビット幅のＤＱａ０バスに接続されている。換言
すると、図７の破線で囲んだ転送ゲート431 、データラ
ッチ432 、カラム選択ゲート42は、セル８個分のデータ
伝送系ユニット、つまり図５の構成が８個分の回路ブロ
ックを示している。
【００１１】次に、この図７を参照しながら、カラムデ
コーダ411 、カラム選択ロジック回路412 について説明
する。図番号411 のカラムデコーダ０は６ビットのアド
レス入力ＡＣ00〜ＡＣ05に対応して、ＣＳ0,0 〜ＣＳ0,
63の６４本のカラムデコード信号を生成する。このカラ
ムデコード信号は図番号412 のカラム選択ロジック回路
０のＯＲゲート4 に入力され、その出力がカラム選択信
号ＣＳＬ0,0 〜ＣＳＬ0,63としてカラム選択ゲートに入
力される。これにより、特定のカラムアドレス入力に対
して同時に２本の隣接するカラムアドレスを持ったカラ
ムが選択される。
コーダ411 、カラム選択ロジック回路412 について説明
する。図番号411 のカラムデコーダ０は６ビットのアド
レス入力ＡＣ00〜ＡＣ05に対応して、ＣＳ0,0 〜ＣＳ0,
63の６４本のカラムデコード信号を生成する。このカラ
ムデコード信号は図番号412 のカラム選択ロジック回路
０のＯＲゲート4 に入力され、その出力がカラム選択信
号ＣＳＬ0,0 〜ＣＳＬ0,63としてカラム選択ゲートに入
力される。これにより、特定のカラムアドレス入力に対
して同時に２本の隣接するカラムアドレスを持ったカラ
ムが選択される。
【００１２】例えば、カラムデコード信号ＣＳ0,1 に対
応したアドレス入力に対し、ＣＳＬ0,1 とＣＳＬ0,2 の
２つのカラム選択信号が活性化される。一般にｉ番目の
カラムに対応したアドレスを入力するとｉ番目、（ｉ＋
１）番目の２つのカラム選択信号が活性化され、それぞ
れ対応する８本（対）ずつのカラムデータが各データラ
ッチ432 からＤＱａ０（ｉ，ｉ＋１のうち偶数側のカラ
ム）、ＤＱｂ０（同じく奇数側のカラム）に読み出され
る。
応したアドレス入力に対し、ＣＳＬ0,1 とＣＳＬ0,2 の
２つのカラム選択信号が活性化される。一般にｉ番目の
カラムに対応したアドレスを入力するとｉ番目、（ｉ＋
１）番目の２つのカラム選択信号が活性化され、それぞ
れ対応する８本（対）ずつのカラムデータが各データラ
ッチ432 からＤＱａ０（ｉ，ｉ＋１のうち偶数側のカラ
ム）、ＤＱｂ０（同じく奇数側のカラム）に読み出され
る。
【００１３】以上のようなカラム選択ロジック回路を用
いることには次のような利点がある。画像用途のメモリ
では、１画面のピクセルアレイにアドレス空間を対応さ
せ、隣接したピクセルに対応する隣接したアドレスのデ
ータを同時に読み出す機能に対するニーズがある。例え
ば、動画像圧縮装置における動き補償のような応用に適
合する。上記412 のようなカラム選択ロジック回路は、
このような画像用途の特殊機能を簡単な構成で提供する
ことができる。
いることには次のような利点がある。画像用途のメモリ
では、１画面のピクセルアレイにアドレス空間を対応さ
せ、隣接したピクセルに対応する隣接したアドレスのデ
ータを同時に読み出す機能に対するニーズがある。例え
ば、動画像圧縮装置における動き補償のような応用に適
合する。上記412 のようなカラム選択ロジック回路は、
このような画像用途の特殊機能を簡単な構成で提供する
ことができる。
【００１４】図８はピクセルから構成される画面にアド
レス空間を対応させた概念図である。簡単のため８×８
×２＝１２８個のピクセルから構成される画面を仮定
し、これについて図５、図７の例（ｎ＝５）で示したＤ
ＲＡＭのカラムアドレス空間の割り付けを示した。ここ
で、ａ0,0 〜ａ0,63はセルアレイ０のカラムアドレス
（すなわち、ＡＣ00〜ＡＣ05により表現される）であ
り、ａ1,0 〜ａ1,63はセルアレイ１のカラムアドレス
（すなわち、ＡＣ10〜ＡＣ15により表現される）であ
る。
レス空間を対応させた概念図である。簡単のため８×８
×２＝１２８個のピクセルから構成される画面を仮定
し、これについて図５、図７の例（ｎ＝５）で示したＤ
ＲＡＭのカラムアドレス空間の割り付けを示した。ここ
で、ａ0,0 〜ａ0,63はセルアレイ０のカラムアドレス
（すなわち、ＡＣ00〜ＡＣ05により表現される）であ
り、ａ1,0 〜ａ1,63はセルアレイ１のカラムアドレス
（すなわち、ＡＣ10〜ＡＣ15により表現される）であ
る。
【００１５】図８のように、１画面に対応するカラムア
ドレス空間はセルアレイ０のカラムアドレス空間71とセ
ルアレイ１のカラムアドレス空間72を隣接させたことに
より実現している。又、１つのカラムアドレスには８本
のカラムによる８ビットのデータが対応しているので、
各カラムアドレスに各ピクセルの色情報の８ビット分を
対応させることができる。
ドレス空間はセルアレイ０のカラムアドレス空間71とセ
ルアレイ１のカラムアドレス空間72を隣接させたことに
より実現している。又、１つのカラムアドレスには８本
のカラムによる８ビットのデータが対応しているので、
各カラムアドレスに各ピクセルの色情報の８ビット分を
対応させることができる。
【００１６】次に、図８のアドレス空間で示す画面にお
いて、画面の一番上の水平線ａ0,0〜ａ1,7 までを隣接
するカラムアドレスに同時にアクセスしながら左から右
へ走査していく場合を考える。走査は１５回のステップ
に従って行われる。すなわち、ＳＴＥＰ1 ではａ0,0 と
ａ0,1 が、続くＳＴＥＰ2 ではａ0,1 とａ0,2 がアクセ
スされ、順次アクセスされてＳＴＥＰ15でａ1,6 とａ1,
7 がアクセスされて走査は終了する。
いて、画面の一番上の水平線ａ0,0〜ａ1,7 までを隣接
するカラムアドレスに同時にアクセスしながら左から右
へ走査していく場合を考える。走査は１５回のステップ
に従って行われる。すなわち、ＳＴＥＰ1 ではａ0,0 と
ａ0,1 が、続くＳＴＥＰ2 ではａ0,1 とａ0,2 がアクセ
スされ、順次アクセスされてＳＴＥＰ15でａ1,6 とａ1,
7 がアクセスされて走査は終了する。
【００１７】上記画面の走査において、図５のラッチ付
きＤＲＡＭはどのように動作するか図９のタイミングチ
ャートを参照しながら説明する。まず、画面走査に先だ
って／ＲＡＳの立下がりエッジでローアドレスＡＲ00〜
ＡＲ0m及びＡＲ10〜ＡＲ1mが取り込まれ、これらに対応
した２本のワード線ＷＬがセルアレイ０、１でそれぞれ
１本ずつ活性化される。ワード線が活性化されると、対
応するローのセルデータがビット線対ＢＬ，／ＢＬに読
み出され、さらにセンスアンプ活性化信号ＳＡＰ，／Ｓ
ＡＮがアクティブになってセンスアンプにラッチされ
る。セルデータがセンスアンプにラッチされた後、転送
ゲート制御入力ＸＦＥＲが活性化され、センスアンプか
らデータがデータラッチの保持ノード対であるデータ線
ＤＬ，／ＤＬに転送される。データ転送が終了すると、
上述したカラムアドレス空間上のカラムアドレスが順次
／ＣＡＳの立下がりエッジで取り込まれ、データがアク
セスされる。
きＤＲＡＭはどのように動作するか図９のタイミングチ
ャートを参照しながら説明する。まず、画面走査に先だ
って／ＲＡＳの立下がりエッジでローアドレスＡＲ00〜
ＡＲ0m及びＡＲ10〜ＡＲ1mが取り込まれ、これらに対応
した２本のワード線ＷＬがセルアレイ０、１でそれぞれ
１本ずつ活性化される。ワード線が活性化されると、対
応するローのセルデータがビット線対ＢＬ，／ＢＬに読
み出され、さらにセンスアンプ活性化信号ＳＡＰ，／Ｓ
ＡＮがアクティブになってセンスアンプにラッチされ
る。セルデータがセンスアンプにラッチされた後、転送
ゲート制御入力ＸＦＥＲが活性化され、センスアンプか
らデータがデータラッチの保持ノード対であるデータ線
ＤＬ，／ＤＬに転送される。データ転送が終了すると、
上述したカラムアドレス空間上のカラムアドレスが順次
／ＣＡＳの立下がりエッジで取り込まれ、データがアク
セスされる。
【００１８】すなわち、図９によれば、まず、カラムア
ドレスａ0,0 が／ＣＡＳの立下がりエッジで取り込まれ
る。このとき、ａ0,0 とａ0,1 に対応するカラムが上記
カラム選択ロジック回路０により選択され、ａ0,0 とａ
0,1 に対応するデータがそれぞれＤＱａ０バスとＤＱｂ
０バスに読み出される。このときセルアレイ０のみにア
クセスすればよく、セルアレイ１はアクセスする必要は
ない。よって、ＣＤＳＥＬ０のみハイレベルにし、ＣＤ
ＳＥＬ１はローレベルにする。ＤＱａ０バスとＤＱｂ０
バスはそれぞれ図５のマルチプレクサａ，ｂにおいて選
択され、そのデータは、データ入出力バッファａ，ｂを
介してＤＩＯa ，ＤＩＯb として出力される（ＳＴＥＰ
1 ）。
ドレスａ0,0 が／ＣＡＳの立下がりエッジで取り込まれ
る。このとき、ａ0,0 とａ0,1 に対応するカラムが上記
カラム選択ロジック回路０により選択され、ａ0,0 とａ
0,1 に対応するデータがそれぞれＤＱａ０バスとＤＱｂ
０バスに読み出される。このときセルアレイ０のみにア
クセスすればよく、セルアレイ１はアクセスする必要は
ない。よって、ＣＤＳＥＬ０のみハイレベルにし、ＣＤ
ＳＥＬ１はローレベルにする。ＤＱａ０バスとＤＱｂ０
バスはそれぞれ図５のマルチプレクサａ，ｂにおいて選
択され、そのデータは、データ入出力バッファａ，ｂを
介してＤＩＯa ，ＤＩＯb として出力される（ＳＴＥＰ
1 ）。
【００１９】ここで、マルチプレクサａは、マルチプレ
クサ制御入力ＭＣａがハイレベルのときＤＱａ０を、Ｍ
ＣａがローレベルのときＤＱａ１を選択する。また、マ
ルチプレクサｂは、マルチプレクサ制御入力ＭＣｂがハ
イレベルのときＤＱｂ０を、ＭＣｂがローレベルのとき
ＤＱｂ１を選択する。よって、ＳＴＥＰ1 ではＭＣａ，
ＭＣｂは共にハイレベルである。
クサ制御入力ＭＣａがハイレベルのときＤＱａ０を、Ｍ
ＣａがローレベルのときＤＱａ１を選択する。また、マ
ルチプレクサｂは、マルチプレクサ制御入力ＭＣｂがハ
イレベルのときＤＱｂ０を、ＭＣｂがローレベルのとき
ＤＱｂ１を選択する。よって、ＳＴＥＰ1 ではＭＣａ，
ＭＣｂは共にハイレベルである。
【００２０】次に、カラムアドレスａ0,1 が次の／ＣＡ
Ｓの立下がりエッジで取り込まれるとａ0,1 とａ0,2 に
対応するデータがそれぞれＤＱｂ０，ＤＱａ０に読み出
され、さらにマルチプレクサａ，ｂを介してＤＩＯa ，
ＤＩＯb として出力される（ＳＴＥＰ2 ）。
Ｓの立下がりエッジで取り込まれるとａ0,1 とａ0,2 に
対応するデータがそれぞれＤＱｂ０，ＤＱａ０に読み出
され、さらにマルチプレクサａ，ｂを介してＤＩＯa ，
ＤＩＯb として出力される（ＳＴＥＰ2 ）。
【００２１】このようにして、ＳＴＥＰ7 まではセルア
レイ０のデータラッチから２組のデータが各ステップ毎
に読み出される。しかし、ＳＴＥＰ8 では注意を要す
る。このときは、図８のａ0,7 とａ1,0 に対応するデー
タが読み出されるが、前者はセルアレイ０のデータラッ
チから、後者はセルアレイ１のデータラッチから読み出
さなければならない。従って、このときはＣＤＳＥＬ０
とＣＤＳＥＬ１を両方ハイレベルにして２つのセルアレ
イをアクセス可能にし、ＡＣ00〜ＡＣ05はａ0,7に、Ａ
Ｃ10〜ＡＣ15はａ1,0 に対応するようにアドレスを入力
する。このとき、ＤＱａ０，ＤＱｂ０，ＤＱａ１，ＤＱ
ｂ１の各バスにはそれぞれａ0,8 ，ａ0,7，ａ1,0 ，ａ
1,1 に対応するデータが読み出される。そこで、マルチ
プレクサ制御入力ＭＣａはローレベル、ＭＣｂはハイレ
ベルにして、ａ0,7 とａ1,0 を選び出し、ＤＩＯa ，Ｄ
ＩＯb として出力する（ＳＴＥＰ8 ）。
レイ０のデータラッチから２組のデータが各ステップ毎
に読み出される。しかし、ＳＴＥＰ8 では注意を要す
る。このときは、図８のａ0,7 とａ1,0 に対応するデー
タが読み出されるが、前者はセルアレイ０のデータラッ
チから、後者はセルアレイ１のデータラッチから読み出
さなければならない。従って、このときはＣＤＳＥＬ０
とＣＤＳＥＬ１を両方ハイレベルにして２つのセルアレ
イをアクセス可能にし、ＡＣ00〜ＡＣ05はａ0,7に、Ａ
Ｃ10〜ＡＣ15はａ1,0 に対応するようにアドレスを入力
する。このとき、ＤＱａ０，ＤＱｂ０，ＤＱａ１，ＤＱ
ｂ１の各バスにはそれぞれａ0,8 ，ａ0,7，ａ1,0 ，ａ
1,1 に対応するデータが読み出される。そこで、マルチ
プレクサ制御入力ＭＣａはローレベル、ＭＣｂはハイレ
ベルにして、ａ0,7 とａ1,0 を選び出し、ＤＩＯa ，Ｄ
ＩＯb として出力する（ＳＴＥＰ8 ）。
【００２２】その後、ＳＴＥＰ9 以下ＳＴＥＰ15までは
ＣＤＳＥＬ０をローレベルに、ＣＤＳＥＬ１をハイレベ
ルにしてセルアレイ１側から２組ずつデータを読み出し
ていく（ＭＣａ，ＭＣｂは共にローレベル）。
ＣＤＳＥＬ０をローレベルに、ＣＤＳＥＬ１をハイレベ
ルにしてセルアレイ１側から２組ずつデータを読み出し
ていく（ＭＣａ，ＭＣｂは共にローレベル）。
【００２３】上記構成のラッチ付きＤＲＡＭによれば、
セルアレイ０、セルアレイ１に対応して別々のＤＱバス
（ＤＱａ０，ＤＱｂ０，ＤＱａ１，ＤＱｂ１）が設けら
れており、さらに、各々のＤＱバスが８ビットの相補信
号配線対を持つため、バス領域が著しく大きくなり、集
積化の妨げとなる問題がある。
セルアレイ０、セルアレイ１に対応して別々のＤＱバス
（ＤＱａ０，ＤＱｂ０，ＤＱａ１，ＤＱｂ１）が設けら
れており、さらに、各々のＤＱバスが８ビットの相補信
号配線対を持つため、バス領域が著しく大きくなり、集
積化の妨げとなる問題がある。
【００２４】
【発明が解決しようとする課題】従来のラッチ付きＤＲ
ＡＭによれば、複数のメモリセルアレイ毎に各対応して
ＤＱバスが設けられ、このバス領域が回路集積化の妨げ
となるような大きな占有面積を有する。この結果、チッ
プサイズの縮小化の妨げとなっている欠点がある。
ＡＭによれば、複数のメモリセルアレイ毎に各対応して
ＤＱバスが設けられ、このバス領域が回路集積化の妨げ
となるような大きな占有面積を有する。この結果、チッ
プサイズの縮小化の妨げとなっている欠点がある。
【００２５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、バス領域が削減できる
よう、従来のＤＲＡＭのアーキテクチャを改善し、チッ
プサイズの縮小に寄与する半導体メモリ回路を提供する
ことにある。
されたものであり、その目的は、バス領域が削減できる
よう、従来のＤＲＡＭのアーキテクチャを改善し、チッ
プサイズの縮小に寄与する半導体メモリ回路を提供する
ことにある。
【００２６】
【課題を解決するための手段】この発明の半導体メモリ
回路は、Ｍ行Ｎ列で構成されるマトリクス状のＬ個（Ｌ
≧２）のメモリセルアレイと、前記Ｌ個のメモリセルア
レイ各々のＮ本の列は内部的にＰ組（２≦Ｐ≦Ｌ）の列
群で組分け構成され、このＰ組の列群の各列線と導電経
路の一端がつながる列選択ゲートと、前記各列選択ゲー
トの導電経路の他端と接続され、前記Ｌ個のメモリセル
アレイ間で共有されるデータバスと、前記データバスの
うちＰ組の列群に応じたＰ組のデータバス群各々に対
し、前記Ｌ個のうちの任意の１つのメモリセルアレイの
列群の中で任意のメモリセルに対応したＱ個の列線と前
記列選択ゲートを介してデータの読み書きをするように
前記列選択ゲートが制御され、前記Ｐ組のデータバス群
各々で相異なるメモリセルアレイを同時にアクセスでき
るようにする列選択手段とを具備したことを特徴とす
る。
回路は、Ｍ行Ｎ列で構成されるマトリクス状のＬ個（Ｌ
≧２）のメモリセルアレイと、前記Ｌ個のメモリセルア
レイ各々のＮ本の列は内部的にＰ組（２≦Ｐ≦Ｌ）の列
群で組分け構成され、このＰ組の列群の各列線と導電経
路の一端がつながる列選択ゲートと、前記各列選択ゲー
トの導電経路の他端と接続され、前記Ｌ個のメモリセル
アレイ間で共有されるデータバスと、前記データバスの
うちＰ組の列群に応じたＰ組のデータバス群各々に対
し、前記Ｌ個のうちの任意の１つのメモリセルアレイの
列群の中で任意のメモリセルに対応したＱ個の列線と前
記列選択ゲートを介してデータの読み書きをするように
前記列選択ゲートが制御され、前記Ｐ組のデータバス群
各々で相異なるメモリセルアレイを同時にアクセスでき
るようにする列選択手段とを具備したことを特徴とす
る。
【００２７】
【作用】この発明では、複数のメモリセルアレイ間でＤ
Ｑバスを共有し、かつＤＱバス上で異なるメモリセルア
レイからのデータが衝突しないように列選択手段が制御
することによって、バス領域が縮小された構成を実現す
る。
Ｑバスを共有し、かつＤＱバス上で異なるメモリセルア
レイからのデータが衝突しないように列選択手段が制御
することによって、バス領域が縮小された構成を実現す
る。
【００２８】
【実施例】図１はこの発明の実施例に係るデータラッチ
機能を有するＤＲＡＭの構成を示す回路ブロック図であ
る。前記図５の構成に比べて以下のような相違点があ
る。図５では、セルアレイ０がＤＱａ０バスとＤＱｂ０
バス、セルアレイ１がＤＱａ１バスとＤＱｂ１バス、と
いうように２つのセルアレイに対して独立のＤＱバスを
持ち、最終出力は各マルチプレクサでＤＱａ０とＤＱａ
１のうちの一方、ＤＱｂ０とＤＱｂ１のうちの一方をそ
れぞれ選択して出力していた。これに対し、この発明の
図１の構成では、２つのセルアレイがＤＱａとＤＱｂの
バスを共有している。また、後述するが、この発明で
は、新たに外部より入力されるカラム選択ロジック制御
入力ＤＢ（以下、ＤＢ入力ともいう）を備え、これによ
りカラム選択ロジック回路０、１を制御している。
機能を有するＤＲＡＭの構成を示す回路ブロック図であ
る。前記図５の構成に比べて以下のような相違点があ
る。図５では、セルアレイ０がＤＱａ０バスとＤＱｂ０
バス、セルアレイ１がＤＱａ１バスとＤＱｂ１バス、と
いうように２つのセルアレイに対して独立のＤＱバスを
持ち、最終出力は各マルチプレクサでＤＱａ０とＤＱａ
１のうちの一方、ＤＱｂ０とＤＱｂ１のうちの一方をそ
れぞれ選択して出力していた。これに対し、この発明の
図１の構成では、２つのセルアレイがＤＱａとＤＱｂの
バスを共有している。また、後述するが、この発明で
は、新たに外部より入力されるカラム選択ロジック制御
入力ＤＢ（以下、ＤＢ入力ともいう）を備え、これによ
りカラム選択ロジック回路０、１を制御している。
【００２９】図２は図１中の要部を示しており、カラム
選択ゲートと、カラムデコーダ及びカラム選択ロジック
回路の関係を含めた構成を示す回路図である。前記図７
の構成との相違点はカラム選択ロジック回路の構成にあ
る。
選択ゲートと、カラムデコーダ及びカラム選択ロジック
回路の関係を含めた構成を示す回路図である。前記図７
の構成との相違点はカラム選択ロジック回路の構成にあ
る。
【００３０】図２のカラム選択ロジック回路112 のロジ
ック構成はＯＲゲート1 の一方の入力にＡＮＤゲート2
の出力を接続し、このＡＮＤゲート2 の一方の入力には
カラム選択ロジック制御入力ＤＢを、もう一方の入力に
は隣接するカラムデコード信号を入力する構成となって
いる。これにより、ＤＢ入力がハイレベルになると、カ
ラム選択ロジック回路112 は図７のカラム選択ロジック
回路412 と同様に動作するが、ＤＢ入力がローレベルに
なると、隣接するカラムの同時アクセスが停止される。
よって、セルアレイ０に関していえば、ＤＢがローレベ
ルであると、データはＤＱａ、ＤＱｂどちらか一方のバ
スからしか読み出されなくなる。
ック構成はＯＲゲート1 の一方の入力にＡＮＤゲート2
の出力を接続し、このＡＮＤゲート2 の一方の入力には
カラム選択ロジック制御入力ＤＢを、もう一方の入力に
は隣接するカラムデコード信号を入力する構成となって
いる。これにより、ＤＢ入力がハイレベルになると、カ
ラム選択ロジック回路112 は図７のカラム選択ロジック
回路412 と同様に動作するが、ＤＢ入力がローレベルに
なると、隣接するカラムの同時アクセスが停止される。
よって、セルアレイ０に関していえば、ＤＢがローレベ
ルであると、データはＤＱａ、ＤＱｂどちらか一方のバ
スからしか読み出されなくなる。
【００３１】このような構成のカラム選択ロジック回路
112 を用いることにより２つのセルアレイのデータが共
有されたＤＱバス上でデータの衝突が回避できる。その
他のセンスアンプ14、転送ゲート131 、データラッチ13
2 、カラム選択ゲート12の構成は、図７のセンスアンプ
44、転送ゲート431 、データラッチ432 、カラム選択ゲ
ート42の構成と同様である。すなわち、この例では図１
において、ｎ＝５で６ビットのカラムアドレス信号が入
力され、図３の構成に示されるように、一本のカラム選
択信号、例えばＣＳＬ0,0 には８個のメモリセル151 に
対応した８本（対）分のカラムが接続され、この８本
（対）のカラムがそれぞれ８ビット幅のＤＱａバスに接
続されている。換言すると、図２の破線で囲んだ転送ゲ
ート131 、データラッチ132 、カラム選択ゲート12は、
セル８個分のデータ伝送系ユニット、つまり前記図６の
構成が８個分の回路ブロックを示している。
112 を用いることにより２つのセルアレイのデータが共
有されたＤＱバス上でデータの衝突が回避できる。その
他のセンスアンプ14、転送ゲート131 、データラッチ13
2 、カラム選択ゲート12の構成は、図７のセンスアンプ
44、転送ゲート431 、データラッチ432 、カラム選択ゲ
ート42の構成と同様である。すなわち、この例では図１
において、ｎ＝５で６ビットのカラムアドレス信号が入
力され、図３の構成に示されるように、一本のカラム選
択信号、例えばＣＳＬ0,0 には８個のメモリセル151 に
対応した８本（対）分のカラムが接続され、この８本
（対）のカラムがそれぞれ８ビット幅のＤＱａバスに接
続されている。換言すると、図２の破線で囲んだ転送ゲ
ート131 、データラッチ132 、カラム選択ゲート12は、
セル８個分のデータ伝送系ユニット、つまり前記図６の
構成が８個分の回路ブロックを示している。
【００３２】次に、図１の構成のラッチ付きＤＲＡＭの
動作を、図８のアドレス空間の概念図に基づき図４のタ
イミングチャートを参照しながら説明する。図８の画面
の走査において、従来でも例としてあげた、画面の一番
上の水平線ａ0,0 〜ａ1,7 までを隣接するカラムアドレ
スに同時にアクセスしながら左から右へ走査していく場
合を考える。ＳＴＥＰ1 からＳＴＥＰ7 まではデータは
常にセルアレイ０から読み出される。従って、ＣＤＳＥ
Ｌ０をハイレベルにし、ＣＤＳＥＬ１はローレベル、そ
してカラム選択ロジック制御入力ＤＢをハイレベルにし
てＡＣ00〜ＡＣ05にのみカラムアドレスを順次入力して
いけば、セルアレイ１は活性化されない。従って、ＤＱ
バスは常にセルアレイ０のデータにより占有され、セル
アレイ１のデータとの衝突がＤＱバス上で起こることは
ない。
動作を、図８のアドレス空間の概念図に基づき図４のタ
イミングチャートを参照しながら説明する。図８の画面
の走査において、従来でも例としてあげた、画面の一番
上の水平線ａ0,0 〜ａ1,7 までを隣接するカラムアドレ
スに同時にアクセスしながら左から右へ走査していく場
合を考える。ＳＴＥＰ1 からＳＴＥＰ7 まではデータは
常にセルアレイ０から読み出される。従って、ＣＤＳＥ
Ｌ０をハイレベルにし、ＣＤＳＥＬ１はローレベル、そ
してカラム選択ロジック制御入力ＤＢをハイレベルにし
てＡＣ00〜ＡＣ05にのみカラムアドレスを順次入力して
いけば、セルアレイ１は活性化されない。従って、ＤＱ
バスは常にセルアレイ０のデータにより占有され、セル
アレイ１のデータとの衝突がＤＱバス上で起こることは
ない。
【００３３】注意を要するのはＳＴＥＰ8 である。この
とき、アクセスされるデータのうちａ0,7 に対応するも
のはセルアレイ０から、ａ1,0 に対応するものはセルア
レイ１から読み出される。このとき、ＤＢ入力をハイレ
ベルにしたままＣＤＳＥＬ０，ＣＤＳＥＬ１を両方ハイ
レベルにして、ＡＣ00〜ＡＣ05にａ0,7 に対応するアド
レス、ＡＣ10〜ＡＣ15にａ1,0 に対応するアドレスが設
定されたとしたら、ＤＱａバス上でセルアレイ０から読
出されたａ0,8 のデータ（ａ0,7 の隣接カラムデータで
あり不要なデータである）とセルアレイ１から読出され
たａ1,0 のデータが衝突し、所望のａ1,0 のデータが正
しく読み出されなくなってしまう。ＤＱｂバス上でも同
様にａ0,7 とａ1,1 のデータ衝突がある。
とき、アクセスされるデータのうちａ0,7 に対応するも
のはセルアレイ０から、ａ1,0 に対応するものはセルア
レイ１から読み出される。このとき、ＤＢ入力をハイレ
ベルにしたままＣＤＳＥＬ０，ＣＤＳＥＬ１を両方ハイ
レベルにして、ＡＣ00〜ＡＣ05にａ0,7 に対応するアド
レス、ＡＣ10〜ＡＣ15にａ1,0 に対応するアドレスが設
定されたとしたら、ＤＱａバス上でセルアレイ０から読
出されたａ0,8 のデータ（ａ0,7 の隣接カラムデータで
あり不要なデータである）とセルアレイ１から読出され
たａ1,0 のデータが衝突し、所望のａ1,0 のデータが正
しく読み出されなくなってしまう。ＤＱｂバス上でも同
様にａ0,7 とａ1,1 のデータ衝突がある。
【００３４】このようなデータ衝突を防止するため、Ｓ
ＴＥＰ8 では、図４に示すようにカラム選択ロジック制
御入力ＤＢをローレベルにする。この結果、メモリセル
アレイ０からはＤＱｂバスにａ0,7 のデータが出力され
るのみであり、ＤＱａバスにａ0,8 のデータが出力され
ることはない。同様にセルアレイ１からはＤＱａバスに
ａ1,0 のデータが出力されるのみである。よって２つの
セルアレイがアクセスされる期間において、ＤＱバス上
でのデータ衝突は回避され、確実にａ0,7 に対応するデ
ータとａ1,0 に対応するデータがそれぞれＤＱｂバス、
ＤＱａバスから読出すことができる。
ＴＥＰ8 では、図４に示すようにカラム選択ロジック制
御入力ＤＢをローレベルにする。この結果、メモリセル
アレイ０からはＤＱｂバスにａ0,7 のデータが出力され
るのみであり、ＤＱａバスにａ0,8 のデータが出力され
ることはない。同様にセルアレイ１からはＤＱａバスに
ａ1,0 のデータが出力されるのみである。よって２つの
セルアレイがアクセスされる期間において、ＤＱバス上
でのデータ衝突は回避され、確実にａ0,7 に対応するデ
ータとａ1,0 に対応するデータがそれぞれＤＱｂバス、
ＤＱａバスから読出すことができる。
【００３５】ＳＴＥＰ9 〜ＳＴＥＰ15までは再び、ＤＢ
入力をハイレベルにし、ＣＤＳＥＬ０をローレベル、Ｃ
ＤＳＥＬ１をハイレベルにしてアクセスを続ければよ
い。これにより、所望のデータはセルアレイ１のみから
読み出されるのでデータ衝突は起こらない。
入力をハイレベルにし、ＣＤＳＥＬ０をローレベル、Ｃ
ＤＳＥＬ１をハイレベルにしてアクセスを続ければよ
い。これにより、所望のデータはセルアレイ１のみから
読み出されるのでデータ衝突は起こらない。
【００３６】上記構成によれば、ＤＱバスのメモリセル
アレイ間共有によるバス上のデータの衝突を避け、もっ
てＤＱバス領域の小さなＤＲＡＭを実現することができ
る。なお、この実施例ではメモリセルアレイの個数Ｌが
２個で、メモリセルアレイ各々の列を内部的に組分ける
組数Ｐが、バスをみるとＤＱａ，ＤＱｂと２組、さら
に、１つのメモリセルアレイの列群の中で１回のアクセ
スに対応した列線の個数Ｑが８ビットのデータ対で１６
本である構成を示して説明したが、これに限られるもの
ではない。メモリセルアレイの個数が多いほど、この発
明の特徴が集積化に寄与することはいうまでもない。メ
モリセルアレイ各々の列を内部的に組分ける組数が多く
なると、従来のマルチプレクサ等の制御は複雑化する。
しかし、この発明ではマルチプレクサ等の制御なしに、
カラム選択のロジックを組むだけでデータ衝突を避ける
ことができる。
アレイ間共有によるバス上のデータの衝突を避け、もっ
てＤＱバス領域の小さなＤＲＡＭを実現することができ
る。なお、この実施例ではメモリセルアレイの個数Ｌが
２個で、メモリセルアレイ各々の列を内部的に組分ける
組数Ｐが、バスをみるとＤＱａ，ＤＱｂと２組、さら
に、１つのメモリセルアレイの列群の中で１回のアクセ
スに対応した列線の個数Ｑが８ビットのデータ対で１６
本である構成を示して説明したが、これに限られるもの
ではない。メモリセルアレイの個数が多いほど、この発
明の特徴が集積化に寄与することはいうまでもない。メ
モリセルアレイ各々の列を内部的に組分ける組数が多く
なると、従来のマルチプレクサ等の制御は複雑化する。
しかし、この発明ではマルチプレクサ等の制御なしに、
カラム選択のロジックを組むだけでデータ衝突を避ける
ことができる。
【００３７】さらに図３に示されるようにカラムデータ
の個数も多くなるほどデータバスの本数が増す。従来で
はこのようなバス構成が個々に必要だった。この実施例
についていえば、従来のバスの必要本数はＤＱａ０，Ｄ
Ｑｂ０，ＤＱａ１，ＤＱｂ１それぞれ８ビット対で、計
８×４＝３２対、つまり、６４本のバスが必要であった
が、本発明のメモリセルアレイ間共有によるデータバス
の構成を適用すれば、バスの必要本数はＤＱａ，ＤＱｂ
それぞれ８ビット対で、計８×２＝１６対、つまり、３
２本のバスですむ。従って、チップ内でデータバス領域
の占有面積が大幅に削減できる。
の個数も多くなるほどデータバスの本数が増す。従来で
はこのようなバス構成が個々に必要だった。この実施例
についていえば、従来のバスの必要本数はＤＱａ０，Ｄ
Ｑｂ０，ＤＱａ１，ＤＱｂ１それぞれ８ビット対で、計
８×４＝３２対、つまり、６４本のバスが必要であった
が、本発明のメモリセルアレイ間共有によるデータバス
の構成を適用すれば、バスの必要本数はＤＱａ，ＤＱｂ
それぞれ８ビット対で、計８×２＝１６対、つまり、３
２本のバスですむ。従って、チップ内でデータバス領域
の占有面積が大幅に削減できる。
【００３８】
【発明の効果】以上説明したようにこの発明によれば、
データが衝突しないように列選択制御することで、メモ
リセルアレイ間共有によるデータバスを構成できる。こ
れにより、メモリチップ内でバス領域の占める割合が大
幅に削減される、チップサイズが縮小が期待できる半導
体メモリ回路が提供できる。
データが衝突しないように列選択制御することで、メモ
リセルアレイ間共有によるデータバスを構成できる。こ
れにより、メモリチップ内でバス領域の占める割合が大
幅に削減される、チップサイズが縮小が期待できる半導
体メモリ回路が提供できる。
【図１】この発明の実施例に係るデータラッチ機能を有
するＤＲＡＭの構成を示す回路ブロック図。
するＤＲＡＭの構成を示す回路ブロック図。
【図２】図１の要部を示す回路図。
【図３】図２の一部を詳細に示す回路図。
【図４】図１の回路動作を示すタイミングチャート。
【図５】従来のデータラッチ機能を有するＤＲＡＭの構
成を示す回路ブロック図。
成を示す回路ブロック図。
【図６】図５の要部を示す第１の回路図。
【図７】図５の要部を示す第２の回路図。
【図８】ピクセルから構成される画面にアドレス空間を
対応させた概念図。
対応させた概念図。
【図９】図５の回路動作を示すタイミングチャート。
111 …カラムデコーダ、112 …カラム選択ロジック回
路、12…カラム選択ゲート、131 …転送ゲート、132 …
データラッチ、14…センスアンプ、15…ＤＲＡＭセルア
レイ、ＤＱａ，ＤＱｂ…ＤＱバス
路、12…カラム選択ゲート、131 …転送ゲート、132 …
データラッチ、14…センスアンプ、15…ＤＲＡＭセルア
レイ、ＤＱａ，ＤＱｂ…ＤＱバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沼田 健二 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (7)
- 【請求項１】 Ｍ行Ｎ列で構成されるマトリクス状のＬ
個（Ｌ≧２）のメモリセルアレイと、 前記Ｌ個のメモリセルアレイ各々のＮ本の列は内部的に
Ｐ組（２≦Ｐ≦Ｌ）の列群で組分け構成され、このＰ組
の列群の各列線と導電経路の一端がつながる列選択ゲー
トと、 前記各列選択ゲートの導電経路の他端と接続され、前記
Ｌ個のメモリセルアレイ間で共有されるデータバスと、 前記データバスのうちＰ組の列群に応じたＰ組のデータ
バス群各々に対し、前記Ｌ個のうちの任意の１つのメモ
リセルアレイの列群の中で任意のメモリセルに対応した
Ｑ個の列線と前記列選択ゲートを介してデータの読み書
きをするように前記列選択ゲートが制御され、前記Ｐ組
のデータバス群各々で相異なるメモリセルアレイを同時
にアクセスできるようにする列選択手段とを具備したこ
とを特徴とする半導体メモリ回路。 - 【請求項２】 前記Ｌ＝Ｐのとき、前記列選択手段は前
記Ｐ組のデータバス群がそれぞれ同時に相異なるＬ（＝
Ｐ）個のメモリセルアレイとデータの読み書きが可能な
ように前記列選択ゲートを制御することを特徴とする請
求項１記載の半導体メモリ回路。 - 【請求項３】 前記メモリセルアレイはＤＲＡＭセルア
レイを含むことを特徴とする請求項１または２いずれか
に記載の半導体メモリ回路。 - 【請求項４】 前記Ｌ＝Ｐのとき、前記メモリセルアレ
イの行選択はそれぞれ相異なる行アドレス入力によって
行われることを特徴とする請求項１から３いずれかに記
載の半導体メモリ回路。 - 【請求項５】 前記列選択ゲートと前記メモリセルの間
にはデータ保持手段が２個設けられており、この２個の
データ保持手段間にはデータを伝送制御する転送ゲート
が備えられていることを特徴とする請求項１記載の半導
体メモリ回路。 - 【請求項６】 メモリセルを行、列方向にマトリクス状
に配列してなる複数のメモリセルアレイと、 前記複数のメモリセルアレイ各々の列と導電経路の一端
がつながる列選択ゲートと、 前記列選択ゲートと前記メモリセルアレイの間に設けら
れた第１、第２のデータ保持手段と、 第１、第２のデータ保持手段との間に設けられ、この第
１、第２のデータ保持手段間のデータを伝送制御する転
送ゲートと、 前記各列選択ゲートの導電経路の他端と接続され、前記
複数のメモリセルアレイ間で互いに同列を共有するデー
タバスと、 前記データバスを組分けしてデータバス群を構成し、前
記複数のメモリセルアレイのうちの任意の１つのメモリ
セルアレイの前記データバス群の中で任意の行につなが
るメモリセルに対応した所定の列線と前記列選択ゲート
を介してデータの読み書きをするように前記列選択ゲー
トが制御され、前記データバス群それぞれで相異なるメ
モリセルアレイを同時にアクセスできるようにする列選
択手段とを具備したことを特徴とする半導体メモリ回
路。 - 【請求項７】 前記メモリセルアレイはＤＲＡＭセルア
レイを含むことを特徴とする請求項６に記載の半導体メ
モリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029571A JPH08221975A (ja) | 1995-02-17 | 1995-02-17 | 半導体メモリ回路 |
| US08/601,859 US5640351A (en) | 1995-02-17 | 1996-02-15 | Semiconductor memory circuit having data buses common to a plurality of memory cell arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029571A JPH08221975A (ja) | 1995-02-17 | 1995-02-17 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159131A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
Also Published As
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