JP2975777B2 - 集積回路 - Google Patents

集積回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路に係り、特
に、大規模半導体集積回路記憶装置においてスペアカラ
ムセレクトラインへの置き換えを効率的に行なうのに用
いて好適な集積回路に関する。
【０００２】
【従来の技術】従来の集積回路においては、カラムセレ
クトラインとして物理的に接続されたもののみが活性化
されるようになっている。そして、カラム中のセルの欠
陥を救済補償するために、スペアカラムへの置き換えを
行なう場合も、一度に活性化されるカラムセレクトライ
ンを単位として行っている。
【０００３】
【発明が解決しようとする課題】さて、シンクロナス・
ランダムアクセスメモリ（以下、ＳＤＲＡＭと称する）
などでは、シリアルアクセスを行なう場合に、物理的に
接続された一本のカラムセレクトラインのみを活性化す
るのでは、次のような問題がある。即ち、カラムセレク
トラインに対応する一番端のアドレスがタップアドレス
となった場合にシリアルアクセスを行なおうとすると、
カラムセレクトラインを最小サイクルで動作させる必要
がある。ところが、その場合は回路系に負担がかかり過
ぎ、高速化の妨げになってしまうという問題点がある。
また、一度に活性化されるセレクトラインを単位として
スペアセレクトラインに置き換えると、スペアカラムを
無駄に使うようになる場合があり、歩留まりを低下させ
る要因となっていた。
【０００４】この発明は、上記に鑑みてなされたもの
で、その目的は、シリアルアクセス、ラップアクセスな
どのＳＤＲＡＭの動作を実現するのに用いて最適なカラ
ム系回路を有する集積回路装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の第１の集積回路
は、メモリセルアレイ中のデータをカラムを介してコア
部のデータ線に送り、このコア部におけるデータ線につ
ながるカラムセレクト線を、カラム選択手段によって活
性化して、このコア部における前記データ線からデータ
を読み出す集積回路において、前記カラム選択手段は、
１つの前記コア部のデータ線につながる前記カラムセレ
クト線の複数本を一度に活性化するものとして構成され
る。
【０００６】さらに、本発明の第２の集積回路は、前記
第１の集積回路において、前記カラムセレクト線をスペ
アカラムセレクト線に置き換える置換手段をさらに有
し、前記置換手段は、前記カラムセレクト線を前記スペ
アカラムセレクト線に置き換える際に、一度に活性化す
る前記カラムセレクト線の数よりも少ない数ずつ前記カ
ラムセレクト線に置き換えるものとして構成される。
【０００７】
【作用】カラム選択手段によって、１つのコア部につな
がるカラムセレクト線の複数本が選択的に一度に活性化
される。さらに、ノーマルカラムをスペアカラムに置き
換える際には、一度に活性化するカラムセレクト線の数
よりも少ない数のカラムセレクト線ずつがスペアカラム
セレクト線に置き換えられる。
【０００８】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【０００９】図１は本発明の一実施例に係る集積回路装
置の概略構成図である。図において示すように、カラム
セレクトドライブライン／ＣＤＲＶのＡ、Ｂ、Ｃ、Ｄに
はカラムデコーダ３１が接続され、Ｅ、Ｆ、Ｇ、Ｈには
カラムデコーダ３２が接続される。なお、カラムデコー
ダ３１にはパーシャルデコーダ４１の出力が、カラムデ
コーダ３２にはパーシャルデコーダ４２の出力が接続さ
れる。パーシャルデコーダ４１、４２にはパーシャルデ
コード信号ＹＡ、ＹＢ、ＹＣおよびページ信号ＰＡＧＥ
が入力される。カラムデコーダ３１、３２の出力である
カラムセレクトラインＣＳＬ０〜７はコア部５に接続さ
れる。コア部５にはデータ線ＤＱ０〜ＤＱ３がカラムデ
コーダ３１、３２の出力に対応して配置されている。こ
れらのデータ線ＤＱ０〜ＤＱ３は、それぞれ、データバ
ッファ２のバッファ部２０〜２３に接続される。データ
バッファ２のバッファ部２０〜２３は、データ活性化線
ＱＡＣＴ０〜ＱＡＣＴ３によって動作して、データ線Ｄ
Ｑ０〜ＤＱ３とリードライトデータ線ＲＷＤ０、ＲＷＤ
１を継続する。リードライトデータ線ＲＷＤ０、ＲＷＤ
１は、データレジスタ１のレジスタ部１１、１３に、信
号Ｒ１により制御されるタップセレクタ１５を介して接
続され、且つレジスタ部１２、１４に、信号Ｒ２より制
御されるタップセレクタ１６を介して接続される。な
お、データ線ＤＱ０、ＤＱ１には、スペアカラムセレク
トラインＳＣＳＬＡＣＥＧが接続されている。データ線
ＤＱ２、ＤＱ３には、スペアカラムセレクトラインＳＣ
ＳＬＢＤＦＨが接続される。なお、カラムデコーダ３
１、３２の出力は図示のアドレスＡ１、Ａ２、Ａ３のそ
れぞれの状態に対応する。
【００１０】
【表１】
【００１１】
【表１】
【００１２】
【表３】
【００１３】
【表４】
【００１４】
【表５】 以上述べたような構成において、次にその動作を第１表
〜第５表に基づいて説明する。ちなみに、第１表〜第５
表は、１６ＭビットのＳＤＲＡＭのアクセスモードであ
るラップモード（以下、Ｗモードと称する）とインター
リーブモード（以下、Ｉモードと称する）の時の、アド
レスの下位３ビットまたは２ビットの選択のされかたを
示すカラム系活性化順序を説明するものである。第１表
はページラップ時、第２表は８ラップ時、第３表は８イ
ンターリーブ時、第４表は４ラップ時、第５表は４イン
ターリーブ時をそれぞれ示すものである。ちなみに、こ
れらの各表において、ページラップのページ、８ラップ
の８、８インターリーブの８、４ラップの４、４インタ
ーリーブの４は、連続してアクセスされるデータの数に
対応しており、ページの場合はタップアドレスからシリ
アルにページ長分だけのデータがアクセスされることを
示している。なお、各表においては、タップアドレスが
“０”〜“７”のそれぞれの場合のアドレス順序と、カ
ラムセレクトドライブライン／ＣＤＲＶの順序、データ
線ＤＱ０〜ＤＱ３活性化順、データレジスタ１における
タップセレクタ１５、１６のスクランブルをどのような
順序で行なえばよいかを示すものである。この時にカラ
ムセレクトドライブライン／ＣＤＲＶはＡ、Ｂ、Ｃ、
Ｄ、Ｅ、Ｆ、Ｇ、Ｈの中から２本が選択的に活性化され
るようになっている。例えば、ＡＢと示されるのは、カ
ラムセレクトドライブライン／ＣＤＲＶのＡとＢが活性
化されていることを示している。また、データ線ＤＱ０
〜ＤＱ３もそのうちの２つが選択的に活性化される。例
えば、０１と示されるのは、データ線ＤＱ０とＤＱ１が
活性化されていることを示している。また、データレジ
スタ１には、タップアドレスのＡ０の状態に応じて、
“０、１”または“１、０”が割り当てられる。
【００１５】さて、パーシャルデコーダ４１、４２は、
パーシャルデコード信号ＹＡ、ＹＢ、ＹＣの組み合わせ
により、カラムデコーダ３１、３２を選択する。カラム
デコーダ３１、３２のうち選択されたものに入力される
カラムセレクトドライブライン／ＣＤＲＶのＡ、Ｂ、
Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈが活性化されると、対応するカ
ラムセレクトラインＣＳＬ０〜ＣＳＬ７が活性化する。
その結果、コア部５からは、４つのデータ線ＤＱ０〜Ｄ
Ｑ３にデータが読み出される。データバッファ２は、４
つのデータ線の中の２つを、データ活性化線ＱＡＣＴ０
〜ＱＡＣＴ３により駆動されるバッファ部２０〜２３に
より選択して、リードライトデータ線ＲＷＤ０、ＲＷＤ
１に接続する。データレジスタ１は、タップセレクタ１
５、１６により、レジスタ部１１、１２の組とレジスタ
部１３、１４の組に交互にリードライトデータ線ＲＷＤ
０、ＲＷＤ１のデータを取り込んで、取り込んだデータ
をデータ線ＤＱに接続する。なお、この時にリードライ
トデータ線ＲＷＤ０のデータを取り込むか、あるいはリ
ードライトデータ線ＲＷＤ１のデータを取り込むかは、
タップアドレスにより決定される。
【００１６】また、ページを選択した時は、ページ信号
ＰＡＧＥが活性化される。これにより、タップアドレス
で選択されたカラムデコーダ３１、３２およびパーシャ
ルデコード信号ＹＡ、ＹＢ、ＹＣを１つカウントアップ
したカラムデコーダ３１、３２が選択される。ちなみ
に、パーシャルデコード信号ＹＡ、ＹＢ、ＹＣの状態の
遷移により、カラムデコーダ３ｎは、（３ｎ＋１、３ｎ
＋２）の組み合わせという状態から（３ｎ＋２、３ｎ＋
３）→（３ｎ＋３、３ｎ＋４）→…の組み合わせという
状態に選択されてゆく。
【００１７】図２は図１の構成におけるカラムデコーダ
３１、３２の具体的な構成を示す具体的な回路構成図で
ある。図において示すように、パーシャルデコーダ４
１、４２、４３、４４は、パーシャルデコード信号Ｙ
Ａ、ＹＢ、ＹＣを入力されるナンド回路４１１、４２
１、４３１、４４１と、このナンド回路４１１、４２
１、４３１、４４１の出力を反転するインバータ４１
２、４２２、４３２、４４２と、このインバータ４１
２、４２２、４３２、４４２の出力が入力されるノア回
路４１３、４２３、４３３、４４３と、ページ信号ＰＡ
ＧＥと他のパーシャルデコーダ４０、４１、４２、４３
のインバータ４０２、４１２、４２２、４３２の出力を
入力され、その出力をノア回路４１３、４２３、４３
３、４４３の入力に接続されるアンド回路４１４、４２
４、４３４、４４４と、から構成される。
【００１８】一方、カラムデコーダ３１は、カラムセレ
クトドライブライン／ＣＤＲＶのＡとパーシャルデコー
ダ４１の出力を入力されるノア回路３１１と、カラムセ
レクトドライブライン／ＣＤＲＶのＢとパーシャルデコ
ーダ４１の出力を入力されるノア回路３１２と、カラム
セレクトドライブライン／ＣＤＲＶのＣとパーシャルデ
コーダ４１の出力を入力されるノア回路３１３と、カラ
ムセレクトドライブライン／ＣＤＲＶのＤとパーシャル
デコーダ４１の出力を入力されるノア回路３１４と、ノ
ア回路３１１、３１２、３１３、３１４のそれぞれの出
力を反転するインバータ３１５、３１６、３１７、３１
８と、このインバータ３１５、３１６、３１７、３１８
のそれぞれの出力を反転してカラムセレクトラインＣＳ
ＬＡ０、ＣＳＬＢ０、ＣＳＬＣ０、ＣＳＬＤ０に信号を
出力する３１９、３１Ａ、３１Ｂ、３１Ｃと、で構成さ
れる。
【００１９】また、カラムデコーダ３２は、カラムセレ
クトドライブライン／ＣＤＲＶのＥとパーシャルデコー
ダ４２の出力を入力されるノア回路３２１と、カラムセ
レクトドライブライン／ＣＤＲＶのＦとパーシャルデコ
ーダ４２の出力を入力されるノア回路３２２と、カラム
セレクトドライブライン／ＣＤＲＶのＧとパーシャルデ
コーダ４２の出力を入力されるノア回路３２３と、カラ
ムセレクトドライブライン／ＣＤＲＶのＨとパーシャル
デコーダ４２の出力を入力されるノア回路３２４と、ノ
ア回路３２１、３２２、３２３、３２４のそれぞれの出
力を反転するインバータ３２５、３２６、３２７、３２
８と、このインバータ３２５、３２６、３２７、３２８
のそれぞれの出力を反転してカラムセレクト信号ＣＳＬ
Ｅ０、ＣＳＬＦ０、ＣＳＬＧ０、ＣＳＬＨ０を出力する
３１９、３１Ａ、３１Ｂ、３１Ｃと、で構成される。
【００２０】一方、カラムデコーダ３３はカラムセレク
トドライブライン／ＣＤＲＶのＡとパーシャルデコーダ
４３の出力を入力されるノア回路３３１と、カラムセレ
クトドライブライン／ＣＤＲＶのＢとパーシャルデコー
ダ４３の出力を入力されるノア回路３３２と、カラムセ
レクトドライブライン／ＣＤＲＶのＣとパーシャルデコ
ーダ４３の出力を入力されるノア回路３３３と、カラム
セレクトドライブライン／ＣＤＲＶのＤとパーシャルデ
コーダ４３の出力を入力されるノア回路３３４と、ノア
回路３３１、３３２、３３３、３３４のそれぞれの出力
を反転するインバータ３３５、３３６、３３７、３３８
と、このインバータ３３５、３３６、３３７、３３８の
それぞれの出力を反転してカラムセレクト信号ＣＳＬＡ
１、ＣＳＬＢ１、ＣＳＬＣ１、ＣＳＬＤ１を出力する３
３９、３３Ａ、３３Ｂ、３３Ｃで構成される。
【００２１】また、カラムデコーダ３４はカラムセレク
トドライブライン／ＣＤＲＶのＥとパーシャルデコーダ
４４の出力を入力されるノア回路３４１と、カラムセレ
クトドライブライン／ＣＤＲＶのＦとパーシャルデコー
ダ４４の出力を入力されるノア回路３４２と、カラムセ
レクトドライブライン／ＣＤＲＶのＧとパーシャルデコ
ーダ４４の出力を入力されるノア回路３４３と、カラム
セレクトドライブライン／ＣＤＲＶのＨとパーシャルデ
コーダ４４の出力を入力されるノア回路３４４と、ノア
回路３４１、３４２、３４３、３４４のそれぞれの出力
を反転するインバータ３４５、３４６、３４７、３４８
と、このインバータ３４５、３４６、３４７、３４８の
それぞれの出力を反転してカラムセレクト信号ＣＳＬＥ
１、ＣＳＬＦ１、ＣＳＬＧ１、ＣＳＬＨ１を出力する３
４９、３４Ａ、３４Ｂ、３４Ｃと。で構成される。
【００２２】また、図３は、カラムセレクトドライブラ
イン／ＣＤＲＶの各信号Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、
ＨおよびスペアカラムセレクトラインＳＣＳＬＡＣＥＧ
とＳＣＳＬＡＢＤＦＨを発生するための回路構成図であ
る。図において示すように、ノア回路６１は、信号Ａ
Ｂ、ＤＡ、ＨＡを入力され、選択信号／ＳＬＡを発生す
る。この信号／ＳＬＡをインバータ６２で反転し、基本
信号Ｋおよび信号／ＳＡと共に、アンド回路６３に入力
する。アンド回路６３の出力をインバータ６４で反転
し、更にインバータ６５で反転して、カラムセレクトド
ライブ信号／ＣＤＲＶＡを発生している。また、ノア回
路６６は、信号ＢＣ、ＡＢを入力され選択信号／ＳＬＢ
を発生し、これをインバータ６７で反転し、基本信号Ｋ
および信号／ＳＢと共にアンド回路６８に入力し、イン
バータ６９で反転し、更にインバータ７０で反転してカ
ラムセレクトドライブ信号／ＣＤＲＶＢを発生してい
る。ノア回路７１は、信号ＣＤ、ＢＣを入力され選択信
号／ＳＬＣを発生し、これをインバータ７２で反転し、
基本信号Ｋおよび信号／ＳＣと共にアンド回路７３に入
力し、インバータ７４で反転し、更にインバータ７５で
反転してカラムセレクトドライブ信号／ＣＤＲＶＣを発
生している。ノア回路７６は、信号ＤＥ、ＤＡ、ＣＤを
入力され選択信号／ＳＬＤを発生し、これをインバータ
７７で反転し、基本信号Ｋおよび信号／ＳＤと共にアン
ド回路７８に入力し、インバータ７９で反転し、更にイ
ンバータ８０で反転してカラムセレクトドライブ信号／
ＣＤＲＶＢを発生している。ノア回路８１は、信号Ｅ
Ｆ、ＨＥ、ＤＥを入力され選択信号／ＳＬＥを発生し、
これをインバータ８２で反転し、基本信号Ｋおよび信号
／ＳＥと共にアンド回路８３に入力し、インバータ８４
で反転し、更にインバータ８５で反転してカラムセレク
トドライブ信号／ＣＤＲＶＥを発生している。また、ノ
ア回路８６は、信号ＦＧ、ＥＦを入力され選択信号／Ｓ
ＬＦを発生し、これをインバータ８７で反転し、基本信
号Ｋおよび信号／ＳＦと共にアンド回路８８に入力し、
インバータ８９で反転し、更にインバータ９０で反転し
てカラムセレクトドライブ信号／ＣＤＲＶＦ発生してい
る。ノア回路９１は、信号ＧＨ、ＦＧを入力され選択信
号／ＳＬＧを発生し、これをインバータ９２で反転し、
基本信号Ｋおよび信号／ＳＧと共にアンド回路９３に入
力し、インバータ９４で反転し、更にインバータ９５で
反転してカラムセレクトドライブ信号／ＣＤＲＶＧを発
生している。ノア回路９６は、信号ＨＡ、ＨＥ、ＧＨを
入力され選択信号／ＳＬＨを発生し、これをインバータ
９７で反転し、基本信号Ｋおよび信号／ＳＨと共にアン
ド回路９８に入力し、インバータ９９で反転し、更にイ
ンバータ１００で反転してカラムセレクトドライブ信号
／ＣＤＲＶＨを発生している。
【００２３】一方、ノア回路１０１は、／ＳＡと／ＳＬ
Ａを入力され、その出力をノア回路１０５に接続され
る。また、ノア回路１０２は、／ＳＣと／ＳＬＣを入力
され、その出力をノア回路１０５に接続される。また、
ノア回路１０３は、／ＳＥと／ＳＬＥを入力され、その
出力をノア回路１０５に接続される。また、ノア回路１
０４は、／ＳＧと／ＳＬＧを入力され、その出力をノア
回路１０５に接続される。ノア回路１０５の出力は、イ
ンバータ１０６を介して入力される基本信号Ｋと共に、
ノア回路１０７に入力される。ノア回路１０７の出力
は、インバータ１０８で反転され、更に１０９で反転さ
れ、スペアカラムセレクトラインＳＣＳＬＡＣＥＧを発
生する。
【００２４】また、ノア回路１１０は、／ＳＢと／ＳＬ
Ｂを入力され、その出力をノア回路１１４に接続され
る。また、ノア回路１１１は、／ＳＤと／ＳＬＤを入力
され、その出力をノア回路１１４に接続される。また、
ノア回路１１２は、／ＳＦと／ＳＬＦを入力され、その
出力をノア回路１１４に接続される。また、ノア回路１
１３は、／ＳＨと／ＳＬＨを入力され、その出力をノア
回路１１４に接続される。ノア回路１１４の出力は、イ
ンバータ１１５を介して入力される基本信号Ｋと共に、
ノア回路１１６に入力され、ノア回路１１６の出力は、
インバータ１１７で反転され、更に１１８で反転され、
スペアカラムセレクトラインＳＣＳＬＢＤＦＨを発生す
る。
【００２５】図４はスペア／ノーマル判別回路の構成を
示す回路構成図である。図において示すように、パーシ
ャルデコード信号ＹＡは、ＹチャンネルＹＣＨＡＮ及び
バッファ回路１１９を通じて、カウンタ１２０に入力さ
れる。カウンタ１２０は、出力準備回路１２１と出力回
路１２２とから構成されている。出力回準備回路１２１
の出力は、ページ信号ＰＡＧＥと突き合わされ、比較回
路１２３、１２４、１２５、１２６に入力される。一
方、出力回路１２２の出力は、比較回路１２７、１２
８、１２９、１３０に入力される。ちなみに、比較回路
１２３、１２７は、アドレスＡ３＝０に対応するもので
ある。比較回路１２４、１２８は、アドレスＡ３＝１に
対応するものである。比較回路１２５、１２９は、アド
レスＡ３＝０に対応するものである。比較回路１２６、
１３０は、アドレスＡ３＝１に対応するものである。な
お、比較回路１２７、１２８、１２９、１３０には信号
ＢＩＮが入力される。
【００２６】比較回路１２３、１２７の各出力はオア回
路１３１に入力される。比較回路１２４、１２８の各出
力は、オア回路１３２に入力される。比較回路１２５、
１２９の各出力は、オア回路１３３に入力される。比較
回路１２６、１３０の各出力は、オア回路１３４に入力
される。
【００２７】また、比較回路１２３、１２４、１２７、
１２８には、ヒューズ回路１３５の出力が接続される。
また、比較回路１２５、１２６、１２９、１３０にはヒ
ューズ回路１３６の出力が接続される。
【００２８】ヒューズ回路１３５においては、アドレス
／Ａ１側のアドレスＡ２〜Ａ８と、Ｆとが対応してい
る。ヒューズ回路１３６においては、アドレスＡ１側の
アドレスＡ２〜Ａ８と、Ｆとが対応する。ヒューズ回路
１３５からは、アドレスＡ２、Ａ３、Ｆに係る条件がデ
コーダ１３７に入力される。
【００２９】ヒューズ回路１３６からは、アドレスＡ
２、Ａ３、Ｆに係る条件がデコーダ１３８に入力され
る。デコーダ１３７からは、Ａ、Ｃ、Ｅ、Ｇのカラム選
択条件が出力される。デコーダ１３８からは、Ｂ、Ｄ、
Ｆ、Ｈのカラム選択条件が出力される。
【００３０】オア回路１３１の出力Ｓは、／Ａ３側のＸ
と突き合わされ、アンド回路１３９、１４０に入力され
る。アンド回路１３９には、デコーダ１３７からＡのカ
ラム選択条件が与えられており、信号ＳＡが出力され
る。また、アンド回路１４０には、デコーダ１３７から
Ｃのカラム選択条件が与えられており、信号ＳＢが出力
される。ちなみに、アンド回路１３９、１４０は、アド
レス／Ａ３によりラップ条件が与えられる。
【００３１】また、オア回路１３２の出力Ｓは、Ａ３側
のＹと突き合わされ、アンド回路１４１、１４２に入力
される。アンド回路１４１には、デコーダ１３７からＥ
のカラム選択条件が与えられており、信号ＳＥが出力さ
れる。また、アンド回路１４２には、デコーダ１３７か
らＧのカラム選択条件が与えられており、信号ＳＧが出
力される。ちなみに、アンド回路１４１、１４２は、ア
ドレスＡ３によりラップ条件が与えられる。
【００３２】一方、オア回路１３３の出力Ｓは、／Ａ３
側のＸと突き合わされ、アンド回路１４３、１４４に入
力される。アンド回路１４３には、デコーダ１３８から
Ｂのカラム選択条件が与えられており、信号ＳＢが出力
される。また、アンド回路１４４には、デコーダ１３８
からＤのカラム選択条件が与えられており、信号ＳＤが
出力される。ちなみに、アンド回路１４３、１４４は、
アドレス／Ａ３によりラップ条件が与えられる。
【００３３】更に、オア回路１３４の出力Ｓは、Ａ３側
のＹと突き合わされ、アンド回路１４５、１４６に入力
される。アンド回路１４５には、デコーダ１３８からＦ
のカラム選択条件が与えられており、信号ＳＦが出力さ
れる。また、アンド回路１４６には、デコーダ１３８か
らＨのカラム選択条件が与えられており、信号ＳＨが出
力される。ちなみに、アンド回路１４５、１４６は、ア
ドレスＡ３によりラップ条件が与えられる。
【００３４】図５はカラムセレクトラインの組を選択す
るセレクタ構成を示す回路構成図である。図において、
カラムセレクト信号発生回路１４７は信号ＡＢを発生す
る。カラムセレクト信号発生回路１４８は信号ＢＣを発
生する。カラムセレクト信号発生回路１４９は信号ＣＤ
を発生する。カラムセレクト信号発生回路１５０は信号
ＤＥを発生する。カラムセレクト信号発生回路１５１は
信号ＥＦを発生する。カラムセレクト信号発生回路１５
２は信号ＦＧを発生する。カラムセレクト信号発生回路
１５３は信号ＧＨを発生する。カラムセレクト信号発生
回路１５４は信号ＨＡを発生する。カラムセレクト信号
発生回路１５５は信号ＤＡを発生する。カラムセレクト
信号発生回路１５６は信号ＨＥを発生する。ちなみに、
カラムセレクト信号発生回路１４７〜１５４は直列に接
続され、カラムセレクト信号発生回路１４７〜１４９、
１５５も直列に接続され、カラムセレクト信号発生回路
１５１〜１５４、１５６も直列に接続される。なお、カ
ラムセレクト信号発生回路１４７〜１４９、１５１〜１
５３は共通用として用いられる。カラムセレクト信号発
生回路１５０、１５４はページ用として用いられる。カ
ラムセレクト信号発生回路１５５、１５６はラップ用と
して用いられる。
【００３５】さて、カラムセレクト信号発生回路１４７
の出力はインバータ１５７とノア回路１５８に入力され
る。インバータ１５７の出力は、信号ＳＥＲ１をクロッ
クとする、クロックドインバータ１５９に与えらる。ま
た、ノア回路１５８には、カラムセレクト信号発生回路
１４８の出力が与えられる。それの出力は、Ｔ１をクロ
ックとする、クロックドインバータ１６０に与えられ
る。クロックドインバータ１５９の出力とクロックドイ
ンバータ１６０の出力は、カラムセレクト信号ＡＢとし
て出力される。
【００３６】カラムセレクト信号発生回路１４８の出力
は、インバータ１６１とノア回路１６２に入力される。
インバータ１６１の出力は、信号ＳＥＲ１をクロックと
する、クロックドインバータ１６３に与えらる。また、
ノア回路１６２には、カラムセレクト信号発生回路１４
９の出力が与えられる。それの出力はＴ２をクロックと
する、クロックドインバータ１６４に与えられる。クロ
ックドインバータ１６３の出力とクロックドインバータ
１６４の出力は、カラムセレクト信号ＢＣとして出力さ
れる。
【００３７】カラムセレクト信号発生回路１４９の出力
は、インバータ１６５とノア回路１６６に入力される。
インバータ１６５の出力は、信号ＳＥＲ１をクロックと
する、クロックドインバータ１６７に与えらる。また、
ノア回路１６６には、カラムセレクト信号発生回路１５
０、１５５の出力が与えられ、その出力はＴ１をクロッ
クとするクロックドインバータ１６８に与えられる。ク
ロックドインバータ１６７の出力とクロックドインバー
タ１６８の出力は、カラムセレクト信号ＣＤとして出力
される。
【００３８】カラムセレクト信号発生回路１５０の出力
は、インバータ１６９とノア回路１７０に入力される。
インバータ１６９の出力は、信号ＳＥＲ１をクロックと
する、クロックドインバータ１７１に与えられる。ま
た、ノア回路１７０には、カラムセレクト信号発生回路
１５１の出力が与えられる。それの出力は、Ｔ２をクロ
ックとする、クロックドインバータ１７２に与えられ
る。クロックドインバータ１７１の出力とクロックドイ
ンバータ１７２の出力は、カラムセレクト信号ＤＥとし
て出力される。
【００３９】カラムセレクト信号発生回路１５１の出力
は、インバータ１７３とノア回路１７４に入力され、イ
ンバータ１７３の出力は信号ＳＥＲ１をクロックとする
クロックドインバータ１７５に与えらる。また、ノア回
路１７４には、カラムセレクト信号発生回路１５２の出
力が与えられる。それの出力は、Ｔ１をクロックとす
る、クロックドインバータ１７６に与えられる。クロッ
クドインバータ１７５の出力とクロックドインバータ１
７６の出力は、カラムセレクト信号ＥＦとして出力され
る。
【００４０】カラムセレクト信号発生回路１５２の出力
はインバータ１７７とノア回路１７８に入力される。イ
ンバータ１７７の出力は、信号ＳＥＲ１をクロックとす
るクロックドインバータ１７９に与えられる。また、ノ
ア回路１７８にはカラムセレクト信号発生回路１５３の
出力が与えられる。それの出力はＴ２をクロックとする
クロックドインバータ１８０に与えられる。クロックド
インバータ１７９の出力とクロックドインバータ１８０
の出力は、カラムセレクト信号ＦＧとして出力される。
【００４１】カラムセレクト信号発生回路１５３の出力
は、インバータ１８１とノア回路１８２に入力される。
インバータ１８１の出力は、信号ＳＥＲ１をクロックと
する、クロックドインバータ１８３に与えられる。ま
た、ノア回路１８２には、カラムセレクト信号発生回路
１５４、１５６の出力が与えられる。それの出力は、Ｔ
１をクロックとするクロックドインバータ１８４に与え
られる。クロックドインバータ１８３の出力とクロック
ドインバータ１８４の出力は、カラムセレクト信号ＧＨ
として出力される。
【００４２】カラムセレクト信号発生回路１５４の出力
は、インバータ１８５とノア回路１８６に入力される。
インバータ１８５の出力は、信号ＳＥＲ１をクロックと
する、クロックドインバータ１８７に与えられる。ま
た、ノア回路１８６にはカラムセレクト信号発生回路１
４７の出力が与えられる。それの出力は、Ｔ２をクロッ
クとするクロックドインバータ１８８に与えられる。ク
ロックドインバータ１８７の出力とクロックドインバー
タ１８８の出力は、カラムセレクト信号ＨＡとして出力
される。
【００４３】カラムセレクト信号発生回路１５５の出力
は、インバータ１８９とノア回路１９０に入力される。
インバータ１８９の出力は、信号ＳＥＲ１をクロックと
する、クロックドインバータ１９１に与えられる。ま
た、ノア回路１９０には、カラムセレクト信号発生回路
１４７の出力が与えられる。それの出力は、Ｔ２をクロ
ックとする、クロックドインバータ１９２に与えられ
る。クロックドインバータ１９１の出力とクロックドイ
ンバータ１９２の出力は、カラムセレクト信号ＤＡとし
て出力される。
【００４４】カラムセレクト信号発生回路１５６の出力
は、インバータ１９３とノア回路１９４に入力される。
インバータ１９３の出力は、信号ＳＥＲ１をクロックと
する、クロックドインバータ１９５に与えられる。ま
た、ノア回路１９４には、カラムセレクト信号発生回路
１４７の出力が与えられる。それの出力は、Ｔ２をクロ
ックとする、クロックドインバータ１９６に与えられ
る。クロックドインバータ１９５の出力とクロックドイ
ンバータ１９６の出力は、カラムセレクト信号ＨＥとし
て出力される。
【００４５】図６は、カラムセレクトラインのセレクタ
を構成する要素の回路構成図である。図において示すよ
うに、共通用の回路は次のように構成される。即ち、基
本信号Ｋをクロックとするクロックドインバータ１９７
の出力を、インバータ２００、２０１の直列回路と、帰
還回路で構成される自己保持回路とを介して、信号ＣＤ
ＴＡＰをクロックとするクロックドインバータ１９８の
出力に接続する。更に、このインバータ１９７の出力
は、基本信号／Ｋをクロックとするクロックドインバー
タ１９９に接続する。のインバータ１９９の出力は、イ
ンバータ２０２、２０３の直列回路と、帰還回路で構成
される自己保持回路とを介して、出力される。
【００４６】ラップ用の回路は次のように構成される。
即ち、基本信号／Ｋ１ａ、Ｋ１ａをクロックとするクロ
ックドインバータ２０４の出力を、インバータ２０７、
２０８の直列回路と、帰還回路で構成される自己保持の
回路とを介して、信号ＣＤＴＡＰをクロックとするクロ
ックドインバータ２０５の出力に接続する。更に、この
インバータ１９７の出力は、基本信号Ｋ１、／Ｋ１をク
ロックとするクロックドインバータ２０６に接続する。
このインバータ１９９の出力は、インバータ２０９、２
１０の直列回路と、帰還回路で構成される自己保持回路
とを介して、出力するように構成される。
【００４７】ページ用の回路は次のように構成される。
即ち、基本信号／Ｋ２ａ、Ｋ２ａをクロックとするクロ
ックドインバータ２１１の出力を、インバータ２１４、
２１５の直列回路と帰還回路で構成される自己保持の回
路とを介して、信号ＣＤＴＡＰをクロックとするクロッ
クドインバータ２１２の出力に接続する。更に、このイ
ンバータ２１１の出力を、基本信号Ｋ２、／Ｋ２をクロ
ックとするクロックドインバータ２１３に接続し、この
インバータ２１３から出力を得るように構成される。
【００４８】ちなみに、図５の構成において、カラムセ
レクト信号発生回路１４７、１４８、１４９、１５１、
１５２、１５３は共通用の回路構成となっており、カラ
ムセレクト信号発生回路１５０、１５４はラップ用の回
路構成となっており、カラムセレクト信号発生回路１５
５、１５６はページ用の回路構成となっている。
【００４９】一方、図５のクロックドインバータ１６
０、１６８、１７６、１８４にクロックとして与えられ
ている信号Ｔ１は、アドレスＡ０、Ａ１を入力とするノ
ア回路２１４Ａの出力を、信号Ｉ（インターリーブ信
号）、４Ｗ（４ラップ信号）を入力とするノア回路２１
５Ａに入力して、信号／Ｔ１を得て、これをインバータ
２１６を介して出力することにより得ている。
【００５０】また、図５のクロックドインバータ１６
４、１７２、１８０、１８８、１９２、１９６にクロッ
クとして与えられている信号Ｔ２は、アドレスＡ０をイ
ンバータ２１８を介して入力されると共に、アドレスＡ
１を入力される、ナンド回路２１９の出力を、信号Ｔ１
を入力されるノア回路２２０に与えることにより得てい
る。
【００５１】また、図５のクロックドインバータ１５
９、１６３、１６７、１７１、１７５、１７９、１８
３、１８７、１９１、１９３にクロックとして与えられ
ている信号ＳＥＲＩは、Ｔ１とＴ２を入力されるノア回
路２１７により得ることができる。
【００５２】また、ラップ用の回路でクロックドインバ
ータ２０７にクロックとして入力されている基本信号／
Ｋ１は、信号Ｗ（ラップ信号）をインバータ２２１を介
して反転して入力されると共に、基本信号Ｋを入力され
る、ノア回路２２２の出力として得ることができ、これ
をインバータ２２３を介して反転することにより基本信
号／Ｋ１を得ることができる。
【００５３】また、ラップ用の回路でクロックドインバ
ータ２０４にクロックとして入力されている基本信号／
Ｋ１ａは、基本信号Ｋと信号Ｗを入力とするナンド回路
２２４を介して得ることが可能であり、これをインバー
タ２２５で反転することにより基本信号Ｋ１ａを得るこ
とができる。
【００５４】更に、共通用の回路、ラップ用の回路、ぺ
ージ用の回路でクロックドインバータ１９８、２９５、
２１２にクロックとして入力されている信号ＣＤＴＡＰ
は、信号／Ｒをインバータ２２６で反転して入力される
と共に基本信号Ｋを入力されるノア回路２２７を介して
得ることができる。
【００５５】また、ページ用の回路でクロックドインバ
ータ２１３にクロックとして入力される基本信号／Ｋ２
は、ページ信号ＰＡＧＥをインバータ２２８を介して入
力されると共に、基本信号Ｋを入力される、ノア回路２
２９を介して得ることができ、これをインバータ２３０
で反転することにより基本信号Ｋ２を得ることができ
る。
【００５６】また、ページ用の回路でクロックドインバ
ータ２１１にクロックとして入力される基本信号／Ｋ２
ａは、基本信号Ｋとページ信号ＰＡＧＥとが入力される
ナンド回路２３１を介して得ることができ、この信号を
インバータ２３２で反転することにより基本信号Ｋ２ａ
を得ることができる。
【００５７】図７はカラムセレクトを表１〜表５にした
がって動作させるために先頭部を設定するためのデコー
ダの構成を示す回路構成図である。図において示すよう
に、信号ＴＢＣは次のようにして得られる。即ち、アド
レス／Ａ３をインバータ２３３を介して入力され且つア
ドレスＡ２をインバータ２３４を介して入力され且つア
ドレスＡ１を入力されるナンド回路２３５の出力と、ペ
ージ信号ＰＡＧＥと信号８Ｗとを入力されるノア回路２
３６の出力とを、ノア回路２３７に入力させることによ
り得ることができる。一方、信号ＴＡＢは次のようにし
て得られる。即ち、アドレスＡ３をインバータ２３８を
介して入力されると共にアドレスＡ２をインバータ２３
９を介して入力されるナンド回路２４０の出力と、ノア
回路２３７の出力とを、ノア回路２４２に入力すること
により得ることができる。
【００５８】また、信号ＴＤＥは次のようにして得られ
る。即ち、アドレスＡ３をインバータ２４３を介して入
力されると共にアドレスＡ２、Ａ１を入力されるナンド
回路２４４の出力と、ページ信号ＰＡＧＥをインバータ
２４６で反転した信号とをノア回路２４５に入力するこ
とにより得ることができる。一方、信号ＴＤＡは次のよ
うにして得られる。即ち、ナンド回路２４４の出力と、
信号８Ｗをインバータ２４７で反転した信号とを、ノア
回路２４８に入力することにより得ることができる。ま
た、信号ＴＣＤは次のようにして得られる。アドレス／
Ａ３をインバータ２４９で反転した信号と、アドレスＡ
２とを、ナンド回路２５０に入力る。ナンド回路２５０
の出力をインバータ２５１で反転し、ナンド回路２５３
に加える。ノア回路２４５、２４８のそれぞれの出力を
ノア回路２５２を介してナンド回路２５３に入力する。
ナンド回路２５３の出力をインバータ２５４で反転する
ことにより、ＴＣＤが得られる。
【００５９】また、信号ＴＦＧは次のようにして得られ
る。即ち、アドレスＡ２をインバータ２５５を介して、
さらにアドレスＡ１、Ａ３を直接ナンド回路２５６に入
力する。ページ信号ＰＡＧＥと信号８Ｗをノア回路２５
７に入力する。これらの回路２５６、２５７の論理をノ
ア回路２５８でとるこによりＴＦＧを得ることができ
る。一方、信号ＴＥＦは次のようにして得られる。即
ち、アドレスＡ２をインバータ２５９を介して且つアド
レスＡ３を直接ナンド回路２６０に入力する。この回路
２６０の出力とノア回路２５８の出力とをノア回路２６
２に入力することによりＴＥＦを得ることができる。
【００６０】また、信号ＴＨＡは次のようにして得られ
る。即ち、アドレスＡ１、Ａ２、Ａ３をナンド回路２６
３に入力する。この回路２６３の出力を直接、ページ信
号ＰＡＧＥをインバータ２６４を介してノア回路２６５
に入力することにより得ることができる。一方、信号Ｔ
ＨＥは次のようにして得られる。即ち、ナンド回路２６
３の出力を直接、信号８Ｗをインバータ２６６を介して
ノア回路２６８に入力することにより得ることができ
る。また、信号ＴＧＨは次のようにして得られる。即
ち、アドレスＡ２、Ａ３を入力されるナンド回路２６９
の出力をインバータ２７０で反転した後ナンド回路２７
２に加える。ノア回路２６５、２６８のそれぞれの出力
をノア回路２７１に加える。この回路２７１の出力をナ
ンド回路２７２に入力する。その回路２７２の出力をイ
ンバータ２７３で反転することによりＴＧＨが得られ
る。
【００６１】図８は、データバッファ２におけるバッフ
ァ部２０〜２３を選択するために、データ活性化線ＱＡ
ＣＴ０〜ＱＡＣＴ３へ信号を与える信号発生回路の構成
を示す回路構成図である。図において示すように、信号
ＡＬＦＡはナンド回路２７４、２７７に与えられ、信号
ＢＥＴＡはナンド回路２７５、２７６に与えられる。一
方、信号Ｒ１はナンド回路２７４、２７５に与えられ、
信号Ｒ２はナンド回路２７６、２７７に与えられる。そ
して、ナンド回路２７４の出力はナンド回路２７８、２
７９に与えられ、ナンド回路２７５の出力はナンド回路
２７９、２８０に与えられ、ナンド回路２７６の出力は
ナンド回路２７８、２８１に与えられ、ナンド回路２７
７の出力はナンド回路２８０、２８１に与えられる。そ
して、ナンド回路２７８の出力は、インバータ２８２、
２８６を通じて、データ活性化線ＱＡＣＴ０として導出
される。ナンド回路２７９の出力は、インバータ２８
３、２８７を通じてデータ活性化線ＱＡＣＴ１として導
出される。ナンド回路２８０の出力は、インバータ２８
４、２８８を通じて、データ活性化線ＱＡＣＴ２として
導出される。ナンド回路２８１の出力は、インバータ２
８５、２８９を通じて、データ活性化線ＱＡＣＴ３とし
て導出される。なお、信号Ｒ１は信号Ｋをクロックとす
るクロックドインバータ２９０の出力として、信号Ｒ２
は信号Ｋをクロックとするクロックドインバータ２９１
の出力として得られる。
【００６２】クロックドインバータ２９０の出力は、イ
ンバータ２９２、２９３の直列および帰還構成による自
己保持回路を介して、信号Ｋをクロックとするクロック
ドインバータ２９４に接続される。クロックドインバー
タ２９４の出力は、インバータ２９５、２９６の直列お
よび帰還構成による自己保持回路を介して、クロックド
インバータ２９１に接続される。一方、クロックドイン
バータ２９１の出力は、インバータ２９７、２９８の直
列および帰還構成による自己保持回路を介して、信号Ｋ
をクロックとするクロックドインバータ２９９に接続さ
れる。クロックドインバータ２９９の出力は、インバー
タ９９９、９９８の直列および帰還構成による自己保持
回路を介してクロックドインバータに接続される。な
お、クロックドインバータ２９０の入力には、信号Ｓを
クロックとするクロックドインバータ９９７を介してア
ドレス／Ａｋが接続されている。クロックドインバータ
２９１の入力には、信号Ｓをクロックとするクロックド
インバータ９９６を介して、アドレスＡ１ｃが接続され
る。ちなみに、信号／Ｓは、カラムセレクト信号がロウ
となるサイクルの後の、最初の信号Ｋがロウとなる間
に、ハイとなる信号である。
【００６３】また、信号ＡＬＦＡは、信号Ｗｒａｐとア
ドレスＡ０ｃを入力されるナンド回路９９５の出力とし
て得られ、信号ＢＥＴＡは信号ＡＬＦＡをインバータ９
９４を介して反転した信号として得られる。ちなみに、
信号ＡＬＦＡは、インターリーブおよびラップのアドレ
ス／Ａ０に対応し、信号ＢＥＴＡはラップのアドレスＡ
０に対応する。また、信号Ｒ１はアドレス／Ａ１に対応
し、信号Ｒ２はアドレスＡ１に対応するものである。こ
れらの関係は、第１２表および第１３表に示すとおりで
ある。
【００６４】
【００６５】 以上述べたような構成において、次にその動作を第１表
〜第５表のカラム活性化順の説明および第６表〜第１０
表のカラムセレクト選択の説明にしたがって説明する。
ちなみに、第６〜１０表のそれぞれは、ページモード、
８ラップモード、８インターリーブモード、４ラップモ
ード、４インターリーブモードの時の、タップアドレス
に対応するカラムセレクトラインの選択に係る動作モー
ドと、ＡＡ〜ＨＡの中で初めに活性化される先頭状態
と、信号の種類とを示すものであり、図６、図７に示し
た構成の動作を具体的に示すものである。なお、第６〜
１０表の中の「種類」の欄で、記号Ａで示されるのは１
つおきの動作を示し、記号Ｓで示されるのは連続の動作
を示している。また、「信号」の欄のＴ１、Ｔ２、ＳＥ
ＲＩについては、インターリーブモードおよび４ラップ
モードおよび（／Ａ１、／Ａ０）のどれかであれば信号
Ｔ１となり、信号Ｔ１以外の（Ａ１、／Ａ０）であれば
信号Ｔ２となり、信号Ｔ１、Ｔ２以外は信号ＳＥＲＩと
なる。これは、図６の構成に示すとおりである。
【００６６】さて、図６の構成、図７の構成を通じて選
択されたＡＡ〜ＨＡにより、図３に示したカラムセレク
トドライブライン／ＣＤＲＶの内の２つが選択される。
この場合、基本信号Ｋがハイになると、２つのカラムセ
レクトドライブライン／ＣＤＲＶが活性化される。この
時、ノーマルカラムセレクトラインとスペアカラムセレ
クトラインに置き換える必要がある場合は、１本づつ置
き換えることができる。これは、図４の、スペア／ノー
マル判別回路でカラムセレクトドライブライン／ＣＤＲ
ＶのＡ〜Ｈのうちどれがスペアであるかを検知して、ス
ペア時にはＡＣＥＧの組の中で１つ、ＢＤＦＨの組の中
で１つを選び、選択的にスペアカラム信号ＳＡ〜ＳＨを
活性化する。すると、図３の構成において、／ＳＡ〜／
ＳＨの中の選択されたものがロウとなり、それに対応す
るカラムセレクトドライブライン／ＣＤＲＶのみが不活
性となる。例えば、／ＳＡがロウでＡＢがハイの場合
は、カラムセレクトドライブライン／ＣＤＲＶのＡのみ
が不活性となり、カラムセレクトドライブライン／ＣＤ
ＲＶのＢが活性化され、スペアカラムセレクトラインＳ
ＣＳＬＡＣＥＧが活性化される。このようにして、コア
部５より４つのデータが読み出されることになる。
【００６７】
【表２】 次に、読み出されたデータの組のうち２つをセンスする
ことになる。これは、図８の構成を通じて、第１１表に
示すように、モードおよびタップアドレスにしたがって
行なわれる。なお、信号ＡＬＦＡ、ＢＥＴＡおよび信号
Ｒ１、Ｒ２の条件については、第１２、１３表に示すと
おりである。ここで、信号ＡＬＦＡのインターリーブ、
ラップ／Ａ０とは、インターリーブモードまたはラップ
モードの中で、タップアドレスの／Ａ０が“１”という
意味である。信号ＢＥＴＡのラップＡ０とは、ラップモ
ードで、タップアドレスのＡ０が“１”という意味であ
る。図８の構成で、データ活性化線ＱＡＣＴ０〜ＱＡＣ
Ｔ３の２つを選択的に活性化することにより、データバ
ッファ２のバッファ部２１〜２４を通じて、リードライ
トデータ線ＲＷＤ０、ＲＷＤ１にコア部５からのデータ
を選択的に出力することができる。これらの一連の動作
については図９、図１０のタイミングチャートに示すと
おりである。ちなみに、図９は、８ラップモードの場合
の動作を示すもので、（Ａ）はクロックＣＬＫ、（Ｂ）
はチップ活性化信号／ＣＥ、（Ｃ）は基本信号Ｋ、
（Ｄ）はカラムセレクトドライブライン／ＣＤＲＶ、
（Ｅ）はカラムセレクト信号ＣＳＬ、（Ｆ）はデータ活
性化線信号ＱＡＣＴ、（Ｇ）はカウンタ信号ＣＮＴ、
（Ｈ）はカウンタ１２０のアドレスＡｉの変化、（Ｉ）
はカウンタ１２０の出力準備のアドレスＡｉの変化、
（Ｊ）はＹチャンネルＹＣＨＡＮの状態、（Ｋ）はパー
シャルデコード信号ＹＡ、（Ｌ）は信号Ｘ、（Ｍ）は信
号Ｙ、（Ｎ）はスペアカラムセレクトラインＳＣＳＬＡ
ＣＥＧ時のスペアアドレスの状態、（Ｏ）はスペアカラ
ムセレクトラインＳＣＳＬＢＤＦＨ時のスペアアドレス
の状態、（Ｐ）はスペア／ノーマル判定信号Ｓ／Ｎの取
り込み状態、（Ｑ）はスペア／ノーマル判定信号Ｓ／
Ｎ、（Ｒ）はデータレジスタ１のレジスタ部１１、１２
を選択するタップセレクタ１５への信号Ｒ１（ＲＥＧ
１）、（Ｓ）はデータレジスタ１のレジスタ部１３、１
４を選択するタップセレクタ１６への信号Ｒ２（ＲＥＧ
２）、（Ｔ）、（Ｕ）はそれぞれ信号ＸＲ１、ＸＲ２を
示すものである。一方、図１０は、ページモードの場合
の動作を示すもので、（Ａ）はクロックＣＬＫ、（Ｂ）
はチップ活性化信号／ＣＥ、（Ｃ）は基本信号Ｋ、
（Ｄ）はカラムセレクトドライブライン／ＣＤＲＶ、
（Ｅ）はカラムセレクト信号ＣＳＬ、（Ｆ）はデータ活
性化線信号ＱＡＣＴ、（Ｇ）はカウンタ信号ＣＮＴ、
（Ｈ）はカウンタ１２０のアドレスＡｉの変化、（Ｉ）
はカウンタ１２０の出力準備のアドレスＡｉの変化、
（Ｊ）はＹチャンネルＹＣＨＡＮの状態、（Ｋ）はパー
シャルデコード信号ＹＡ、（Ｌ）はアドレス／Ａ３時の
信号Ｘ、（Ｍ）はアドレス／Ａ３時の信号Ｙ、（Ｎ）は
アドレス／Ａ３時のスペアカラムセレクトラインＳＣＳ
ＬＡＣＥＧ時のスペアアドレスの状態、（Ｏ）はアドレ
ス／Ａ３時のスペアカラムセレクトラインＳＣＳＬＢＤ
ＦＨ時のスペアアドレスの状態、（Ｐ）はアドレスＡ３
時の信号Ｘ、（Ｑ）はアドレスＡ３時の信号Ｙ、（Ｒ）
はアドレスＡ３時のスペアカラムセレクトラインＳＣＳ
ＬＡＣＥＧ時のスペアアドレスの状態、（Ｓ）はアドレ
スＡ３時のスペアカラムセレクトラインＳＣＳＬＢＤＦ
Ｈ時のスペアアドレスの状態、（Ｔ）はスペア／ノーマ
ル判定信号Ｓ／Ｎの取り込み状態、（Ｕ）はスペア／ノ
ーマル判定信号Ｓ／Ｎ、（Ｖ）はデータレジスタ１のレ
ジスタ部１１、１２を選択するタップセレクタ１５への
信号Ｒ１（ＲＥＧ１）、（Ｗ）はデータレジスタ１のレ
ジスタ部１３、１４を選択するタップセレクタ１６への
信号Ｒ２（ＲＥＧ２）、（Ｘ）、（Ｙ）はそれぞれ信号
ＸＲ１、ＸＲ２を示すものである。
【００６８】なお、リード時には、図１２の回路構成図
に示すような構成のリードデータレジスタにタップアド
レスＡ０にしたがって、ＸＲ１０１〜ＸＲ２０１の内の
１つがパルス信号となって、リードライトデータ線ＲＷ
Ｄのデータをデータレジスタ１内へと取り込む。一方、
ライト時には、図１１の回路構成図に示すようなライト
データレジスタに取り込まれた入力データを２ビットづ
つ分割して、リードライトデータ線ＲＷＤに出力する。
この時も、第１〜１１表にしたがって、タップアドレス
Ａ０に依存してＲＥＧ１０１〜ＲＥＧ２１０のうちの１
つが選択され、スクランブルがかけられたデータがリー
ドライトデータ線ＲＷＤに与えられる。
【００６９】ちなみに、図１１において示すように、入
力データＤＱｎは、トランジスタ９９３、９９２、９９
１、９９０の直列回路におけるトランジスタ９９１のゲ
ートに入力され、トランジスタ９９１のドレインからイ
ンバータ９８８に出力される。なお、インバータ９８８
の出力は、トランジスタ９９１のドレイン−ソース間に
接続されるトランジスタ９８９のゲートに与えられる。
インバータ９８８の出力は、クロックドインバータ９８
７、９８６、９８５、９８４に入力される。なお、クロ
ックドインバータ９８７には信号ＧＷ１がクロックとし
て与えられており、クロックドインバータ９８６には信
号ＧＷ２がクロックとして与えられており、クロックド
インバータ９８５には信号ＧＷ３がクロックとして与え
られており、クロックドインバータ９８４には信号ＧＷ
４がクロックとして与えられている。なお、クロックド
インバータ９８７の出力は、インバータ９８３、９８２
の直列／帰還による自己保持回路を介して、クロックド
インバータ９７４、９７３に与えられる。クロックドイ
ンバータ９８６の出力は、インバータ９８１、９７９の
直列／帰還による自己保持回路を介して、クロックドイ
ンバータ９７２、９７１に与えられる。クロックドイン
バータ９８５の出力は、インバータ９７８、９７７の直
列／帰還による自己保持回路を介して、クロックドイン
バータ９７０、９６９に与えられる。クロックドインバ
ータ９８４の出力は、インバータ９７６、９７５の直列
／帰還による自己保持回路を介して、クロックドインバ
ータ９６８、９６７に与えられる。ちなみに、クロック
ドインバータ９７４、９７１には信号ＲＥＧ１０１がク
ロックとして与えられ、クロックドインバータ９７３、
９７２には信号ＲＥＧ１１０がクロックとして与えら
れ、クロックドインバータ９７０、９６７には信号ＲＥ
Ｇ２０１がクロックとして与えられ、クロックドインバ
ータ９６９、９６８には信号ＲＥＧ２２０がクロックと
して与えられる。そして、クロックドインバータ９７
４、９７２、９７０、９６８の出力はナンド回路９６３
とオア回路９６４に与えられ、クロックドインバータ９
７３、９７１、９６９、９６７の出力はナンド回路９６
１とノア回路９６０に与えられる。ちなみに、ノア回路
９６４には信号／ＷＡＣＴが入力されており、ナンド回
路９６５には信号／ＷＡＣＴがインバータ９６６を介し
て入力されている。一方、ノア回路９６０には信号／Ｗ
ＡＣＴが入力されており、ナンド回路９６１には信号／
ＷＡＣＴがインバータ９５９を介して入力されている。
そして、ナンド回路９６５の出力はＰ型トランジスタ９
６３のゲートに入力され、ノア回路９６４の出力はＮ型
トランジスタ９６２のゲートに入力されている。これに
より、トランジスタ９６３、９６２の接続点（ドレイ
ン）よりリードデータＲＷＤ０ｎを得ている。ナンド回
路９６１の出力はＰ型トランジスタ９５８のゲートに入
力され、ノア回路９６０の出力はＮ型トランジスタ９５
７のゲートに入力されている。これにより、トランジス
タ９５８、９５７の接続点（ドレイン）よりリードデー
タＲＷＤ１ｎを得ている。
【００７０】なお、信号ＲＥＧ１０１は次のようにして
得られる。即ち、アドレスＡ０ｃを、信号／ＲＥＧ１を
クロックとする、クロックドインバータ９５６に入力す
る。それの出力を、インバータ９５５、９５４の直列／
帰還による自己保持回路を介して、信号ＲＥＧ１が入力
されているナンド回路９５３に入力する。それの出力
を、インバータ９５２を通じて反転して取り出すことに
より、ＲＥＧ１０１を得ている。
【００７１】また、信号ＲＥＧ１１０は次のようにして
得られる。即ち、クロックドインバータ９５６の出力を
インバータ９５１で反転し、これを信号ＲＥＧ１が入力
されているナンド回路９５０に入力する。それの出力
を、インバータ９４９を通じて反転して取り出すことに
より、ＲＥＧ１１０を得ている。
【００７２】また、信号ＲＥＧ２０１は次のようにして
得られる。即ち、アドレスＡ０ｃを、信号／ＲＥＧ２を
クロックとするクロックドインバータ９４８に入力す
る。それの出力を、インバータ９４７、９４６の直列／
帰還による自己保持回路を介して、信号ＲＥＧ２が入力
されているナンド回路９４５に入力する。それの出力
を、インバータ９４４を通じて反転して取り出すことに
より、ＲＥＧ２０１を得ている。
【００７３】また、信号ＲＥＧ２１０は次のようにして
得られる。即ち、クロックドインバータ９４８の出力を
インバータ９４３で反転し、これを信号ＲＥＧ２が入力
されているナンド回路９４２に入力する。それの出力
を、インバータ９４１を通じて反転して取り出すことに
より、ＲＥＧ２１０を得ている。
【００７４】また、信号／ＷＡＣＴは次のようにして得
られる。即ち、信号ＲＥＧ１を、遅延回路９４０とイン
バータ９３９の直列回路を通じて、信号ＲＥＧ１が直接
入力されているナンド回路９３８に入力する。信号ＲＥ
Ｇ２を、遅延回路９３６とインバータ９３５の直列回路
を通じて、信号ＲＥＧ２が直接入力されているナンド回
路９３４に入力する。ナンド回路９３８、９３４の各出
力を、信号／Ｗがインバータ９３３を通じて入力されて
いるナンド回路９３７に入力する。ナンド回路９３７の
出力を、インバータ９３２で反転して取り出すことによ
り、ＷＡＣＴを得ている。
【００７５】また、図１２において示すように、リード
ライトデータＲＷＤ０ｎは、信号ＸＲ１０１をクロック
とするクロックドインバータ９３１と、信号ＸＲ１１０
をクロックとするクロックドインバータ９３０と、信号
ＸＲ２０１をクロックとするクロックドインバータ９２
９と、信号ＸＲ２１０をクロックとするクロックドイン
バータ９２８とに入力される。リードライトデータＲＷ
Ｄ１ｎは、信号ＸＲ１１０をクロックとするクロックド
インバータ９２７と、信号ＸＲ１０１をクロックとする
クロックドインバータ９２６と、信号ＸＲ２１０をクロ
ックとするクロックドインバータ９２５と、信号ＸＲ２
０１をクロックとするクロックドインバータ９２４とに
入力される。
【００７６】クロックドインバータ９３１、９２７の各
出力は、インバータ９２３、９２２の直列／帰還による
自己保持回路を介して、ノア回路９２１とナンド回路９
２０に入力される。なお、ノア回路９２１には信号ＤＱ
Ｍ３が入力されており、ナンド回路９２０にはインバー
タ９１９を介して信号ＤＱＭ３が入力されている。そし
て、ノア回路９２１の出力は、信号ＧＲ１をクロックと
するクロックドインバータ９１８に入力され、ナンド回
路９２０の出力は、信号ＧＲ１をクロックとするクロッ
クドインバータ９１７に出力される。
【００７７】また、クロックドインバータ９３０、９２
６の各出力は、インバータ９１６、９１５の直列／帰還
による自己保持回路を介して、ノア回路９１４とナンド
回路９１３に入力される。なお、ノア回路９１４には信
号ＤＱＭ４が入力されており、ナンド回路９１３にはイ
ンバータ９１２を介して信号ＤＱＭ４が入力されてい
る。そして、ノア回路９１４の出力は、信号ＧＲ２をク
ロックとするクロックドインバータ９１１に入力され、
ナンド回路９１３の出力は、信号ＧＲ２をクロックとす
るクロックドインバータ９１０に出力される。
【００７８】さらに、クロックドインバータ９２９、９
２５の各出力は、インバータ９０９、９０８の直列／帰
還による自己保持回路を介して、ノア回路９０７とナン
ド回路９０６に入力される。なお、ノア回路９０７には
信号ＤＱＭ１が入力されており、ナンド回路９０６には
インバータ９０５を介して信号ＤＱＭ１が入力されてい
る。そして、ノア回路９０７の出力は、信号ＧＲ３をク
ロックとするクロックドインバータ９０４に入力され、
ナンド回路９０６の出力は、信号ＧＲ３をクロックとす
るクロックドインバータ９０３に出力される。
【００７９】また、クロックドインバータ９２８、９２
４の各出力は、インバータ９０２、９０１の直列／帰還
による自己保持回路を介して、ノア回路９００とナンド
回路８９９に入力される。なお、ノア回路９００には信
号ＤＱＭ２が入力されており、ナンド回路８９９にはイ
ンバータ８９８を介して信号ＤＱＭ２が入力されてい
る。そして、ノア回路９００の出力は、信号ＧＲ４をク
ロックとするクロックドインバータ８９７に入力され、
ナンド回路８９９の出力は、信号ＧＲ４をクロックとす
るクロックドインバータ８９６に出力される。
【００８０】そして、クロックドインバータ９１８、９
１１、９０４、８９７の各出力は、信号／ＥＮＢＬを入
力されるノア回路８９５に一本にまとめて入力される。
クロックドインバータ９１７、９１０、９０３、８９６
の各出力信号は、信号ＥＮＢＬを入力されるナンド回路
８９４に一本にまとめて入力される。
【００８１】ノア回路８９５の出力は、Ｎ型トランジス
タ８９２、８８７のゲートに入力されると共に、インバ
ータ８９１を介してＮ型トランジスタ８８９のゲートに
入力される。なお、トランジスタ８９２のドレインは、
Ｐ型トランジスタ８９３のドレインおよびＰ型トランジ
スタ８９０のゲートに接続されている。トランジスタ８
８９のドレインは、トランジスタ８９３のゲートおよび
トランジスタ８９０のドレインおよびＰ型トランジスタ
８８８のゲートに接続される。そして、トランジスタ８
８８、８８７の接続点（ドレイン）を通じて、信号ＰＧ
Ｔｎを導出する。なお、この信号ＰＧＴｎをＰ型トラン
ジスタ８８５およびＮ型トランジスタ８８４の各ゲート
に入力することにより、トランジスタ８８５、８８４の
ドレインの直列接続を通じてデータＤＱｎを得ることが
できる。
【００８２】図１３は、図１２の構成において、リード
データ転送のための信号を発生する構成を示す回路構成
図である。図において示すように、信号ＸＲ１０１は次
のようにして得られる。即ち、ノア回路８７１に、信号
／Ｗをインバータ８８３を介して入力すると共に、信号
／ＲＥＧ１０１を直接、ならびにその信号／ＲＥＧ１０
１を遅延回路８７５及びインバータ８８２を介して入力
する。このノア回路８７１の出力を、インバータ８６
７、８６３を通じて取り出すことにより、ＸＲ１０１が
得られる。また、信号ＸＲ１１０は次のようにして得ら
れる。即ち、ノア回路８７０に、信号／Ｗをインバータ
８８１を介して入力すると共に、信号／ＲＥＧ１１０を
直接、ならびにその信号／ＲＥＧ１０１を遅延回路８７
４及びインバータ８８０を介して入力する。このノア回
路８７０の出力を、インバータ８６６、８６２を通じて
取り出すことにより、ＸＲ１１０が得られる。
【００８３】一方、信号ＸＲ２０１は次のようにして得
られる。即ち、ノア回路８７８に、信号／Ｗをインバー
タ８７９を介して入力されると共に、信号／ＲＥＧ２０
１を直接、ならびにその信号／ＲＥＧ２０１を遅延回路
８７３及びインバータ８７８を介して入力する。このノ
ア回路８６９の出力を、インバータ８６５、８６１の直
列回路を通じて取り出すことにより、ＸＲ２０１が得ら
れる。
【００８４】さらに、信号ＸＲ２１０は次のようにして
得られる。即ち、ノア回路８６８に、信号／Ｗをインバ
ータ８７７を介して入力されると共に、信号／ＲＥＧ２
１０を直接、ならびに信号／ＲＥＧ２１０を遅延回路８
７２及びインバータ８７６を介して入力する。このノア
回路８６８の出力を、インバータ８６４、８６０を通じ
て取り出すことにより、ＸＲ２１０が得られる。
【００８５】図１４は、ライトデータレジスタの別の例
を示す回路構成図である。図において示すように、この
構成が図１１の構成と異なる点は、以下の通りである。
即ち、クロックドインバータ９８７の出力を、信号ＲＥ
Ｇ１をクロックとする、クロックドインバータ８５９に
与える。クロックドインバータ９８６の出力を、信号Ｒ
ＥＧ１をクロックドインバータとするクロックドインバ
ータ８５８に与える。クロックドインバータ９８５の出
力を、信号ＲＥＧ２をクロックとする、クロックドイン
バータ８５７に与える。クロックドインバータ９８４の
出力を、信号ＲＥＧ２２をクロックとする、クロックド
インバータ８５６に与える。クロックドインバータ８５
９、８５７の出力を、一本にまとめて、出力回路８５
５、８５４に入力し、それぞれデータＲＷＤ０ｎ、ＲＷ
Ｄ１ｎを得るようにしている。クロックドインバータ８
５８、８５６の出力を、一本にまとめて、出力回路８５
３、８５２に与えて、それぞれデータＲＷＤ０ｎ、ＲＷ
Ｄ１ｎを得るようにした点にある。ちなみに、出力回路
８５５においては、クロックドインバータ８５９、８５
７の出力を直接ナンド回路８５１とノア回路８５０に与
え、信号Ｗ０１をナンド回路回路８５１に直接、ノア回
路８５０にインバータ８４９を介して与えている。Ｐ型
トランジスタ８４８のゲートにナンド回路８５１の出力
を与え、Ｎ型トランジスタ８４７のゲートにノア回路８
５０の出力を与えている。トランジスタ８４８、８４７
のドレインの接続点より、データＲＷＤ０ｎを出力する
ように構成される。なお、他の出力回路８５４、８５
３、８５２も同様の構成となるが、ナンド回路、ノア回
路に与える信号が出力回路８５４、８５３の場合は信号
Ｗ１０である点が異なる。
【００８６】図１５は図１４の構成において、信号Ｗ０
１と信号Ｗ１０を発生するための構成を示すものであ
る。図において示すように、アドレスＡ０ｃは信号／Ｒ
ＥＧ１をクロックとするクロックドインバータ８４６に
入力される。クロックドインバータ８４６の出力はイン
バータ８４４、８４２の直列／帰還による自己保持回路
を通じて、インバータ８４０およびナンド回路８３２に
与えれられる。インバータ８４０の出力は、ナンド回路
８３３に入力される。なお、ナンド回路８３３、８３２
には信号ＲＥＧ１が入力される。
【００８７】一方、アドレスＡ０ｃは、信号／ＲＥＧ２
をクロックとする、クロックドインバータ８４５に入力
される。クロックドインバータ８４５の出力は、インバ
ータ８４３、８４１の直列／帰還による自己保持回路を
通じて、インバータ８３９およびナンド回路８３０に与
えれられる。インバータ８３９の出力は、ナンド回路８
３１に入力される。なお、ナンド回路８３１、８３０に
は信号ＲＥＧ２が入力される。
【００８８】ナンド回路８３３、８３１の各出力は、ナ
ンド回路８２９に入力される。ナンド回路８３２、８３
０の各出力はナンド回路８２８に入力される。そして、
ナンド回路８２９の出力を、インバータ８２７、８２５
を通じて取り出すことにより、信号Ｗ１０を得ることが
できる。ナンド回路８２８の出力を、インバータ８２
６、８２４を通じて取り出すことにより、信号Ｗ０１を
得ることができる。ちなみに、信号Ｗ０１はアドレス／
Ａ０に対応するものであり、信号Ｗ１０はアドレスＡ０
に対応するものである。そして、タップアドレスのＡ０
にしたがって、それぞれ、信号Ｗ１０、Ｗ０１のうちの
一方が、活性化されることになる。
【００８９】以上のような構成を通じて、カラムセレク
ト信号を用いてコア部５よりデータを読み出す場合に、
同一のコア部５につながるカラムセレクト線ＣＳＬ０〜
ＣＳＬ７を一度に複数本活性化することを可能にしてい
る。また、同一のコア部５につながるカラムセレクト線
ＣＳＬ０〜ＣＳＬ７を一度に複数本活性化する場合に、
カラムセレクト線ＣＳＬ０〜ＣＳＬ７をスペアカラムセ
レクト線ＳＣＳＬＡＣＥＧやＳＣＳＬＢＤＦＨに置き換
える場合に、一度に立てるカラムセレクト線ＣＳＬ０〜
ＣＳＬ７の数より少ない数づつ、スペアカラムセレクト
線ＳＣＳＬＡＣＥＧやＳＣＳＬＢＤＦＨに置き換えるこ
とを可能にしている。更に、入力アドレスにより選択さ
れるカラムデコーダ３１、３２、３３、・・・以外のカ
ラムデコーダも選択することができる。また、カラムセ
レクト線ＣＳＬ０〜ＣＳＬ７を選択するに当たり、選択
信号をサイクリックに動作させることができる。また、
このサイクリック動作の経路についても自由に変更する
ことが可能である。
【００９０】以上のような動作の結果、ＳＤＲＡＭで必
要な動作であるシリアルアクセスやラップアクセスを簡
単に実現することが可能となり、高い歩留まりを実現で
きるカラム系の回路を得ることができる。
【００９１】
【発明の効果】以上述べたように、本発明のよれば、コ
ア部のカラムをアクセスするカラムセレクト線を一度に
複数本活性化し、ノーマルカラムをスペアカラムにを置
き換える時は一度に立てられるカラムセレクト線より少
ない数のカラムセレクト線をスペアカラムセレクト線に
置き換えるようにしたので、ＳＲＡＭの基本機能を簡単
に実現することが可能で、カラムの救済率を向上するこ
とができ、メモリを高い歩留まりで構成することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例に係る集積回路の回路構成図
である。
【図２】図１の構成のカラムデコーダの具体的な構成を
示す回路構成図である。
【図３】図１の構成においてカラムセレクトドライブラ
インおよびスペアカラムセレクトラインの各信号の発生
回路の回路構成図である。
【図４】図１の構成においてスペア／ノーマル判別回路
の回路構成図である。
【図５】図１の構成においてカラムセレクトラインの組
を選択するセレクタ構成を示す回路構成図である。
【図６】図１の構成においてカラムセレクトラインのセ
レクタを構成する要素の回路構成図である。
【図７】図１の構成においてカラムセレクトの先頭部を
設定するデコーダの構成を示す回路構成図である。
【図８】図１の構成においてデータバッファにデータ活
性化信号を与える構成を示す回路構成図である。
【図９】図１の構成の８ラップモード時の動作を説明す
るためのタイミングチャートである。
【図１０】図１の構成のページモード時の動作を説明す
るためのタイミングチャートである。
【図１１】図１の構成におけるライトデータレジスタの
構成を示す回路構成図である。
【図１２】図１の構成におけるリードデータレジスタの
構成を示す回路構成図である。
【図１３】図１２の構成における制御信号の発生回路の
回路構成図である。
【図１４】ライトデータレジスタの別の例を示す回路構
成図である。
【図１５】図１４の構成における制御信号の発生回路の
回路構成図である。
【符号の説明】
１ データレジスタ １１、１２、１３、１４ レジスタ部 １５、１６ タップセレクタ ２ データバッファ ２１、２２、２３、２４ バッファ部 ３１、３２、３３、３４ カラムデコーダ ４１、４２、４３、４４ パーシャルデコーダ ５ コア部 １２０ カウンタ １２３〜１３０ 比較回路 １３５、１３６ ヒューズ回路 １３７、１３８ デコーダ １４７〜１５６ カラムセレクト信号発生回路 ８５２〜８５５ 出力回路

Claims (31)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを有するメモリセルアレ
    イ（ＭＣＡ）であって、各セルがデータを記憶するもの
    であり、メモリセルとそれに対応するカラムライン（Ｃ
    Ｌ）との間でデータが送受され、さらにノーマル時に使
    用されるノーマルカラム部（ＮＣＰ）を有する、メモリ
    セルアレイ（ＭＣＡ）と、 複数のデータ線（ＤＱ０〜ＤＱ３）を有するコア部
    （５）であって、前記各カラムライン（ＣＬ）は前記複
    数のデータ線のいずれかにスイッチ（ＳＷ１）を介して
    接続されており、前記スイッチ（ＳＷ１）のオン状態に
    おいて、そのスイッチに対応するカラムライン（ＣＬ）
    と前記データ線（ＤＱ０〜ＤＱ３）との間でデータが送
    受される、コア部（５）と、 複数のカラムセレクトライン（ＣＳＬＡ０，ＣＳＬＢ
    ０，……）で前記コア部（５）の複数のスイッチ（ＳＷ
    １）と接続されているデコーダ部（３１，３２，…）で
    あって、常に同じ数だけ活性化されるカラムセレクトド
    ライブ信号（／ＣＤＲＶＡ〜／ＣＤＲＶＨ）に応じて、
    前記複数のカラムセレクトライン（ＣＳＬＡ０，ＣＳＫ
    Ｂ０，…）のうちの予め決めた固定の数だけ常に同時に
    活性化するものであり、活性化された各カラムセレクト
    ライン（ＣＳＬＡ０，ＣＳＫＢ０，…）は、それがつな
    がる前記スイッチ（ＳＷ１）をオンして、前記カラムラ
    イン（ＣＬ）を前記データ線（ＤＱ０〜ＤＱ３）に導通
    させるものであり、前記デコーダ部（３１，３２，…）
    は、複数のカラムデコーダ（３１，３２，…）を有し、
    これらの各カラムデコーダはそれぞれ複数本のカラムセ
    レクトラインをデコードするものであり、これらのカラ
    ムのデコーダの互いに隣り合う２つが、複数のパーシャ
    ルデコード信号（ＹＡ〜ＹＣ）に応じて動作するあるパ
    ーシャルデコーダ（４１，４２，…）とこの動作するパ
    ーシャルデコーダからのデータを受けて動作するもう１
    つのパーシャルデコーダによってそれぞれ選択され、選
    択された隣り合う２つのカラムデコーダ（３１，３２，
    …）は、前記カラムセレクトドライブ信号（ＣＤＲＶＡ
    〜ＣＤＲＶＨ）をデコードして、前記２つのカラムデコ
    ーダにつながる複数のカラムセレクトラインのうちのこ
    の２つのカラムデコーダのわくを越えて前記固定の数の
    カラムセレクトライン（ＣＳＬＡ０，ＣＳＬＢ０，…）
    を同時に活性化するものである、デコーダ部（３１，３
    ２，…）と、 前記複数のデータ線と外部との間でデータを送受する入
    出力手段（２，ＲＷＤ，ＱＡＣＴ，１）と、 を有する集積回路。
  2. 【請求項２】同時に活性化されるカラムセレクトライン
    の数は２つである、請求項１の集積回路。
  3. 【請求項３】同時に活性化されるカラムセレクトライン
    の数は３以上である、請求項１の集積回路。
  4. 【請求項４】前記メモリセルアレイは、 スペアカラム部（ＳＣＰ）を有し、このスペアカラム部
    は、このスペアカラム部における複数のメモリセルから
    のデータを読み出す複数のスペアカラムライン（ＳＣ
    Ｌ）を有し、 前記複数のスペアカラムは、複数のスイッチ（ＳＷ２）
    を介して、前記データ線（ＤＱ０〜ＤＱ３）に接続され
    ており、 前記スイッチ（ＳＷ２）は、スペアカラムセレクトライ
    ン（ＳＣＬＡＣＥＧ，ＳＣＳＬＢＤＦＨ）によってオン
    される、請求項１の集積回路。
  5. 【請求項５】スペア／ノーマルの判定結果がスペアであ
    るときに、前記カラムセレクトライン（ＣＳＬＡ０，Ｃ
    ＳＬＢ０，…）を前記スペアカラムセレクトライン（Ｓ
    ＣＬＡＣＥＧ，ＳＣＳＬＢＤＦＨ）に置き換えるに当
    り、ノーマル時に前記デコーダ部（３１，３２，…）が
    活性化するカラムセレクトライン（ＣＳＬＡ０，ＣＳＬ
    Ｂ０，…）の数以下の数だけ、前記カラムセレクトライ
    ン（ＣＳＬＡ０，ＣＳＬＢ０，…）を前記スペアカラム
    セレクトライン（ＳＣＬＡＣＥＧ，ＳＣＳＬＢＤＦＨ）
    に置き換える、請求項４の集積回路。
  6. 【請求項６】前記パーシャルデコーダ（４１，４２，
    …）は、信号（ＰＡＧＥ）の入力時には、前記パーシャ
    ルデコード信号に応じて選択される前記カラムデコーダ
    とその隣りの前記カラムデコーダも選択可能である、請
    求項１の集積回路。
  7. 【請求項７】前記パーシャルデコーダ（４１，４２，
    …）は、信号（ＰＡＧＥ）の入力時には、前記パーシャ
    ルデコード信号に応じて選択される前記カラムデコーダ
    以外の前記カラムデコーダも選択可能である、請求項５
    の集積回路。
  8. 【請求項８】前記カラムセレクトドライブ信号（／ＣＤ
    ＲＶＡ〜／ＣＤＲＶＨ）は、前記各カラムデコーダ（３
    １，３２，…）にサイクリックに動作する信号として加
    えられ、それにより前記各カラムデコーダ（３１，３
    ２，…）は任意数の前記カラム選択線（ＣＳＬＡ０，Ｃ
    ＳＬＢ０，…）を任意数の前記カラム選択線をある順序
    で選択し、それを繰り返す、サイクリックに選択する、
    請求項６又は７の集積回路。
  9. 【請求項９】前記カラムセレクトドライブ信号（／ＣＤ
    ＲＶＡ〜／ＣＤＲＶＨ）は、そのサイクリック動作の経
    路が変更信号（Ｋ１，Ｋ２，／Ｋ１ａ，／Ｋ２ａ）によ
    って変更され、選択対象とする前記複数のカラム選択線
    の数及び順序の少なくとも一方が変更される請求項８の
    集積回路。
  10. 【請求項１０】前記入出力手段（２，ＲＷＤ，ＤＡＣ
    Ｔ，１）は、前記複数のデータ線（ＤＱ０〜ＤＱ３）と
    の間で複数のデータを所期の順序で送受するものであ
    る、請求項９の集積回路。
  11. 【請求項１１】前記入出力手段（２，ＲＷＤ，ＤＡＣ
    Ｔ，１）は、 前記複数のデータ線（ＤＱ０〜ＤＱ３）に接続されたデ
    ータバッファ（２）と、 外部との間で送受する、複数のレジスタ（１１，１２，
    １３，１４）を有するデータレジスタ（１）と、 を有し、前記データバッファ（２）と前記データレジス
    タ（１）とは、データを所期の順序で送受するものであ
    る、請求項１０の集積回路。
  12. 【請求項１２】前記データレジスタ（１）は、 スクランブラ（１５，１６）をさらに備え、 前記スクランブラ（１５，１６）に入力されるタップア
    ドレスに応じて動作して、前記データバッファ（２）と
    の間でデータを所期の順序で送受する請求項１１の集積
    回路。
  13. 【請求項１３】データバッファ活性化信号（ＱＡＣＴ０
    〜ＱＡＣＴ３）によって活性化されたバッファ部（２０
    〜２３）と、前記レジスタ（１１〜１４）との間でデー
    タが送受される、請求項１２の集積回路。
  14. 【請求項１４】集積回路におけるカラム選択線活性化方
    法であって、 パーシャルデコード信号（ＹＡ〜ＹＣ）によってある１
    つのパーシャルデコーダ（４１，４２，…）が動作する
    と共にそれと隣り合うもう１つのパーシャルデコーダも
    動作して、複数のカラムデコーダ（３１，３２，…）の
    うちの隣り合う２つのものを選択するステップと、 選択された２つのカラムデコーダによって、それぞれに
    加えられた常に同じ数だけ活性化されるカラムセレクト
    ドライブ信号（／ＣＤＶＡ〜／ＣＤＲＶＨ）をデコード
    して、前記２つの選択状態にあるカラムデコーダにつな
    がる複数のカラムセレクトラインのうちのこの２つのカ
    ラムデコーダのわくを越えて固定の数の本数のカラムセ
    レクトラインを選択するステップと、 各選択されたカラムセレクトラインによって、スイッチ
    （ＳＷ１）をオンし、そのスイッチは、メモリセルアレ
    イ（ＭＣＡ）のカラムラインと、入出力手段（２，ＲＷ
    Ｄ０，ＲＷＤ１，１）につながるデータ線（ＤＱ０〜Ｄ
    Ｑ３）とを接続、切り離しするステップと、 を有する、集積回路におけるカラム選択線活性化方法。
  15. 【請求項１５】スペア／ノーマルの判定結果がスペアで
    あるときに、前記カラムセレクトライン（ＣＳＬＡ０，
    ＣＳＬＢ０，…）をスペアカラムセレクトライン（ＳＣ
    ＳＬＡＣＥＧ，ＳＣＳＬＢＤＦＨ）に置き換える数より
    も多い数分の前記カラムセレクトライン（ＣＳＬＡ０，
    ＣＳＬＢ０，…）を選択する、請求項１４の集積回路に
    おけるカラム選択線活性化方法。
  16. 【請求項１６】前記パーシャルデコーダ（４１，４２，
    …）に信号（ＰＡＧＥ）を入力することにより、前記パ
    ーシャルデコード信号（ＹＡ〜ＹＣ）によって選択され
    るカラムデコーダ以外のカラムデコーダも選択し、選択
    した複数のカラムデコーダによってそれぞれカラムセレ
    クトライン（ＣＳＬＡ０，ＣＳＬＢ０，…）を選択す
    る、請求項１５の集積回路におけるカラム選択線活性化
    方法。
  17. 【請求項１７】前記カラムセレクトドライブ信号（／Ｃ
    ＤＲＶＡ〜／ＣＤＲＶＨ）を前記各カラムデコーダ（３
    １，３２，…）にサイクリックに動作する信号として加
    えることにより、前記各カラムデコーダ（３１，３２，
    …）により任意数の前記カラム選択線（ＣＳＬＡ０，Ｃ
    ＳＬＢ０，…）をサイクリック（前記カラム選択線をあ
    る順序で選択し、それを繰り返す）に選択する、請求項
    １４又は１５の集積回路におけるカラム選択線活性化方
    法。
  18. 【請求項１８】前記カラムセレクトドライブ信号（／Ｃ
    ＤＲＶＡ〜／ＣＤＲＶＨ）のサイクリック動作の経路
    を、変更信号（Ｋ１，Ｋ２，／Ｋ１ａ，／Ｋ２ａ）によ
    って変更することによって、選択対象する前記カラムセ
    レクトラインの数及び順序を変更する、請求項１７の集
    積回路におけるカラム選択線活性化方法。
  19. 【請求項１９】複数のメモリセルを有するメモリセルア
    レイ（ＭＣＡ）であって、前記各メモリセルがデータを
    記憶するものであり、前記各メモリセルとそれに対応す
    る各カラムライン（ＣＬ）との間でデータが送受され
    る、メモリセルアレイ（ＭＣＡ）と、常に同じ数だけ活性化される パーシャルデコード信号
    （ＹＡ，ＹＢ，ＹＣ）によって１つが選択されると共に
    これを隣り合うものも同時に選択される複数のパーシャ
    ルデコーダ（４１，４２，…）であって、前記各パーシ
    ャルデコーダとそれに隣り合う前記パーシャルデコーダ
    とが順次信号線によって接続されて、上記同時選択を可
    能としている、複数のパーシャルデコーダ（４１，４
    ２，…）と、 前記各パーシャルデコーダ（４１，４２，…）に１対１
    に対応して設けられている複数のデコーダ（３１，３
    ２，…）であって、前記各デコーダ（３１，３２，…）
    は、選択状態にある対応する前記各パーシャルデコーダ
    （４１，４２，…）によって選択されるものであり、選
    択された隣り合う２つの前記デコーダ（３１，３２，
    …）は、それぞれに加えられているカラムセレクトドラ
    イブ信号（／ＣＤＲＶＡ〜／ＣＤＲＶＨ）をデコード
    し、前記２つの選択状態にあるカラムデコーダにつなが
    る複数のカラムセレクトラインのうちのこの２つのカラ
    ムデコーダのわくを越えて固定の数の前記カラムライン
    （ＣＬ）を選択するものである複数のデコーダ（３１，
    ３２，…）と、 を有する集積回路。
  20. 【請求項２０】複数のデータ線（ＤＱ０〜ＤＱ３）をさ
    らに備え、前記各データ線は、それと対応する前記各カ
    ラムライン（ＣＬ）との間でデータを送受するものであ
    り、前記各データ線（ＤＱｉ）と前記対応する各カラム
    ライン（ＣＬ）とはスイッチ手段（ＳＷ１）を介して接
    続されており、前記各デコーダ（３１，３２，…）は複
    数の出力線としての複数のカラムセレクトライン（ＣＳ
    ＬＡ０，ＣＳＬＢ０，…）の任意のものを、前記複数の
    カラムセレクトドライブ信号（／ＣＤＲＶＡ〜／ＣＤＲ
    ＶＨ）のデコード結果に基づいて、選択するものであ
    り、選択された前記複数のカラムセレクトライン（ＣＳ
    ＬＡ０，ＣＳＬＢ０，…）は、対応する前記複数のスイ
    ッチ手段をオンする、請求項１９の集積回路。
  21. 【請求項２１】前記複数のデータ線（ＤＱ０〜ＤＱ３）
    は４ビット分の配線によって構成されている、請求項１
    ９又は２０の集積回路。
  22. 【請求項２２】前記データ線（ＤＱ０〜ＤＱ３）はスク
    ランブル回路（２，１）を介してデータ入出力端（Ｄ
    Ｑ）に接続され、前記複数のデータ線が任意の順序で前
    記データ入出力端（ＤＱ）に接続可能に構成されてい
    る、請求項１９又は２０の集積回路。
  23. 【請求項２３】前記複数のパーシャルデコーダ（４１，
    ４２，…）は、ページ信号（ＰＡＧＥ）の入力時には、
    前記複数のパーシャルデコード信号（ＹＡ，ＹＢ，Ｙ
    Ｃ）のデコード結果に基づいて１つの前記パーシャルデ
    コーダを選択すると共に、その選択されたパーシャルデ
    コーダに前記信号線によって接続された隣りのパーシャ
    ルデコーダを選択する、請求項１９又は２０の集積回
    路。
  24. 【請求項２４】前記複数のカラムセレクトドライブ信号
    （／ＣＤＲＶＡ〜／ＣＤＲＶＨ）の第１ビット数（ＢＮ
    １）よりも前記複数のデータ線（ＤＱ０〜ＤＱ３）の第
    ２ビット数（ＢＮ２）が少ない、請求項２０の集積回
    路。
  25. 【請求項２５】前記第１ビット数（ＢＮ１）は８であ
    り、前記第２ビット数（ＢＮ２）は４である、請求項２
    ４の集積回路。
  26. 【請求項２６】前記各デコーダ（３１，３２，…）の出
    力側の前記各カラムセレクトライン（ＣＳＬＡ０，ＣＳ
    ＬＢ０，…）は２本の分岐カラムセレクトライン（ＣＳ
    Ｌ０，ＣＳＬ１；ＣＳＬ２；ＣＳＬ３；…）に分岐し、
    前記各分岐カラムセレクトライン（ＣＳＬｉ）が前記各
    スイッチ手段（ＳＷ１）のオン、オフを行うものであ
    る、請求項２０の集積回路。
  27. 【請求項２７】前記各パーシャルデコーダ（４１，４
    ２，…）は、第１ＡＮＤ論理と第２ＡＮＤ論理とのＯＲ
    論理に従って自己に対応する前記各カラムデコーダ（３
    １，３２，…）を選択するものであり、前記第１ＡＮＤ
    論理は、前記複数のパーシャルデコード信号（ＹＡ，Ｙ
    Ｂ，ＹＣ）のＡＮＤ論理であり、前記第２ＡＮＤ論理
    は、前記ページ信号（PAGE）と、前段のパーシャルデコ
    ーダから出力される前記第１ＡＮＤ論理とのＡＮＤ論理
    である、請求項２３の集積回路。
  28. 【請求項２８】前記各カラムデコーダ（３１，３２，
    …）は、自己に対応する前記各パーシャルデコーダ（４
    １，４２，…）からの出力と、前記各カラムセレクトド
    ライブ信号（／ＣＤＲＶＡ〜／ＣＤＲＶＨ）と、の論理
    を、少なくとも２つのインバータ（３１９，３１５；３
    １Ａ，３１６；…）を介して、前記各カラムセレクトラ
    イン（ＣＳＬＡ０，ＣＳＬＢ０，…）に伝える、請求項
    ２０の集積回路。
  29. 【請求項２９】前記各カラムセレクトドライブ信号（／
    ＣＤＲＶＡ〜／ＣＤＲＶＨ）は、ロウレベルのとき選択
    信号、ハイレベルのとき非選択信号である、請求項１９
    又は２０の集積回路。
  30. 【請求項３０】前記各デコーダ（３１，３２，…）は、
    同時に２本のカラムセレクトライン（ＣＳＬＡ０，ＣＳ
    ＬＢ０，…）を選択する、請求項１９又は２０の集積回
    路。
  31. 【請求項３１】前記各デコーダ（３１，３２，…）が同
    時に２本のカラムセレクトライン（ＣＳＬＡ０，ＣＳＬ
    Ｂ０，…）を選択し、それにより同時に４本の前記カラ
    ムライン（ＣＬ）が選択される、請求項３０の集積回
    路。
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