KR970001670B1 - 집적회로장치 - Google Patents

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가부시기가이샤 도시바
사또우 후미오
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Abstract

내용 없음.

Description

집적회로장치
제1도는 본 발명의 한 실시예에 관한 직접회로의 회로구성도.
제2도는 제1도의 구성의 컬럼디코더의 구체적인 구성을 도시하는 회로구성도.
제3도는 제1도의 구성에 있어서 컬럼 셀렉트 드라이브라인 및 스페어 컬럼 셀럭트 라인의 각 신호의 발생회로의 회로구성도.
제4도는 제1도의 구성에 있어서 스페어/노말판별회로의 회로구성도.
제5도는 제1도의 구성에 있어서 컬럼 셀럭트 라인의 조를 선택하는 셀렉터구성을 도시하는 회로구성도.
제6도는 제1도의 구성에 있어서 컬럼 셀렉트 라인의 셀렉터를 구성하는 요소의 회로구성도.
제7도는 제1도의 구성에 있어서 컬럼 셀렉트의 선두부를 설정하는 디코더의 구성을 도시하는 회로구성도.
제8도는 제1도의 구성에 있어서 데이터 버퍼에 데이터 활성화신호를 부여하는 구성을 도시하는 회로구성도.
제9도는 제1도의 구성의 8랩모드시의 동작을 설명하는 타이밍차트.
제10도는 제1도의 구성의 페이지모드시의 동작을 설명하는 타이밍차트.
제11도는 제1도의 구성에 있어서의 기록 데이터 레지스터의 구성을 도시하는 회로구성도.
제12도는 제1도의 구성에 있어서의 판독 데이터 레지스터의 구성을 도시하는 회로구성도.
제13도는 제12도의 구성에 있어서의 제어회로의 발생회로의 회로구성도.
제14도는 기록 데이터 레지스터의 별도예를 도시하는 회로구성도.
제15도는 제14도의 구성에 있어서의 제어신호의 발생회로의 회로구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이터 레지스터 11,12,13,14 : 레지스터부
15,16 : 탭셀렉터 2 : 데이터버퍼
21,22,23,24 : 버퍼부 31,32,33,34 : 컬럼디코더
41,42,43,44 : 부분디코더 5 : 코어부
120 : 카운터 123~130 : 비교회로
135,136 : 퓨즈회로 137,138 : 디코더
147~156 : 컬러 셀럭트 신호 발생회로 852~855 : 출력회로
본 발명은 집적회로에 관한 것으로, 특히 대규모 반도체 직접회로 기억장치에 있어서 스페어 컬럼 셀렉터 라인으로의 치환을 효율적으로 실시하는 데에 사용함으로써 큰 효과를 얻을 수 있는 집적회로에 관한 것이다.
종래의 집적회로에서는 컬럼 셀렉트 라인으로서 물리적으로 접속된 것만이 활성화되도록 구성된다. 그리고 컬럼중의 셀의 결함을 구제보상하기 위하여 스페어 컬럼으로의 치환을 할 경우에도 한반에 활성화되는 컬럼 셀렉트 라인을 단위로서 실행하고 있다.
그런데, 싱크로너스·랜덤액세스메모리(이하, sdram으로 기재한다) 등에서는 시리얼 액세스를 실행할 경우에 물리적으로 접속된 1줄의 컬럼 셀렉트 라인만을 활성화하면 다음과 같은 문제가 있다. 즉 컬럼 셀렉트라인에 대응하는 가장 끝의 어드레스가 탭어드레스가 되었을 경우에 시리얼 액세스를 실행하고자 하면 컬럼 셀렉트 라인을 최소사이클로 동작시킬 필요가 있다. 그러나 이러한 경우는 회로계에 부담을 지나치게 주어서 고속화의 방해가 되는 문제점이 있다. 또 한번에 활성화되는 셀렉트 라인을 단위로하여 스페어 셀렉트라인으로 치환하면 스페어 컬럼을 허비하게 되는 경우가 있고, 수율을 저하시키는 원인이 되고 있었다.
본 발명은 상기의 사정을 고려하여 이루어진 것으로 그 목적은 시리얼 액세스, 랩액세스등의 SDRAM의 동작을 실현하는 데에 사용하여 커다란 효과를 얻을 수 있는 컬럼계회로를 갖는 집적회로장치를 제공하는 것이다.
본 발명의 제1의 집적회로는 메모리셀어레이중의 데이터를 컬럼을 통해 코어부의 데이터선에 보내고, 이 코어부에서의 데이터선에 연결되는 컬럼 셀렉트선을 컬럼선택수단에 의하여 활성화하고, 이 코어부에 있어서의 상기 데이터선으로부터 데이터를 독출하는 집적회로에 있어서 상기 컬럼선택수단은 1개의 상기 코어부의 데이터선에 연결되는 상기 컬럼 셀렉트선의 복수개를 한번에 활성화하도록 구성된다.
또, 본 발명의 제2의 집적회로는 상기 제1의 직접회로에 있어서 상기 컬럼 셀렉트선을 스페어 컬럼 셀렉트선으로 치환하는 치환수단을 추가로 구비하고, 상기 치환수단은 상기 컬럼 셀렉트선을 상기 스페어 컬럼 셀렉트선으로 치환할 때 한번에 활성화하는 상기 컬럼 셀렉트선의 수보다 적은 수의 순서의 상기 컬럼 셀렉트선으로 치환하도록 구성된다.
컬럼선택수단에 의하여 1개의 코어부에 연결되는 컬럼 셀렉트선의 복수개의 선택적으로 한번에 활성화된다. 또, 노말 컬럼을 스페어 컬럼으로 치환할 때에는 한번에 활성화하는 컬럼 셀렉트선의 수보다 적은 수의 컬럼 셀렉트선의 순으로 스페어 컬럼 셀렉트선으로 치환된다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
제1도는 본 발명의 한 실시예에 관한 집적회로 장치의 개략구성도이다. 도면의 도시와 같이 컬럼 셀렉트드라이브라인/CDRV의 A,B,C,D에는 컬럼디코더(31)가 접속되고, E,F,G,H에는 컬럼디코더(32)가 접속된다. 또 컬럼디코더(31)에는 부분디코더(41)의 출력이 접속되고 컬럼디코더(32)에는 부분디코더(42)의 출력이 접속된다. 부분디코더(41,42)에는 부분디코드신호(YA,YB,YC) 및 페이지신호(PAGE)가 입력된다. 컬럼디코더(31,32)의 출력인 컬럼 셀렉트 라인(CSL0~7)은 코어부(5)에 접속된다. 코어부(5)에는 데이터선(DQ0~DQ3)이 컬럼디코더(31,32)의 출력에 대응해서 배치되고 있다. 이들의 데이터선(DQ0~DQ3)은 각각 데이터버퍼(2)의 버퍼부(20~23)에 접속된다. 데이터버퍼(2)의 버퍼부(20~23)는 데이터활성화선(QACT0~QAT3)에 의하여 동작하고, 데이터선(DQ0~DQ3)과 판독기록 데이터선(RWD0,RWD1)을 단속한다.
판독기록 데이터선(RWD0,RWD1)은 데이터레지스터부(11,13)에 신호(R1)에 의하여 제어되는 탭셀렉트(15)를 통해 접속되고, 또 레지스터부(12,14)에 신호(R2)에 의하여 제어되는 탭셀렉터(16)를 통해 접속된다.
또 데이터선(DQ0, DQ1)에는 스페어 컬럼 셀렉트 라인(SCSLACEG)이 접속되어 있다. 데이터선(DQ2, DQ3)에는 스페어 컬럼 셀렉트 라인(SCSLBDFH)이 접속된다. 또, 컬럼디코더(31,32)의 출력은 도시의 어드레스(A1,A2,A3)의 각각의 상태에 대응된다.
□ : 다음의 컬럼디코더에 대응하는 어드레스
상술한 구성에 있어서, 다음에 그 동작을 표 1~표 5에 따라서 설명한다. 참고로 표 1~표 5는 16M 비트의 SDRAM의 액세스모드인 랩모드(이, W모드로 기재한다)와 인터리브모드(이하, 1모드로 기재)일 때의 어드레스의 하위 3비트 또는 2비트의 선택방법을 표시하는 컬럼계 활성화순서를 설명하는 것이다. 표 1은 페이지랩시, 표 2는 8랩지, 표 3은 8인터리브시, 표 4는 4랩시, 표 5는 4인터리브시를 각각 표시하는 것이다. 참고로 이들 각 표에서 페이지랩의 페이지, 8랩의 8, 8인터리브의 8, 4랩의 4, 4인터리브의 4는 연속해서 액세스되는 데이터의 수에 대응하고 있고, 페이지의 경우는 탭어드레스로부터 시리얼로 페이지 길이분 만큼의 데이터가 액세스 되는 것을 나타내고 있다. 또 각 표에 있어서는 탭어드레스가 0~7인 각각의 경우의 어드레스순서와 컬럼 셀렉트 드라이브 라인CDRV의 순서, 데이터선(DQ0~DQ3) 활성화순, 데이터 레지스터(1)에 있어서의 탭셀렉터(15,16)의 스크랜블을 어떠한 순서로 실행하면 되는지를 표시하는 것이다. 이때의 컬럼 셀렉트 드라이브라인/CDRV는 A,B,C,D,E,F,G,H중에서 2개가 선택적으로 활성화되도록 구성된다. 예를 들어 AB로 표시되는 것은 컬럼 셀렉트 드라이브라인/CDRV의 A와 B가 활성화되고 있음을 표시하고 있다. 또 데이터선(DQ0~DQ3)도 그중 2개가 선택적으로 활성화된다. 예를 들어 01로 표시되는 것은 데이터선(DQ0)와 (DQ1)이 활성화되고 있음을 표시하고 있다. 또 데이터레지스터(1)에는 탭어드레스의 A0의 상태에 따라서 0,1 또는 1,0가 할당된다.
그런데, 부분디코더(41, 42)는 부분디코드신호(YA,YB,YC)의 조합에 의하여 컬럼디코더(31,32)를 선택한다. 컬럼디코더(31,32)중 선택된 것에 입력되는 컬럼 셀렉트 드라이브라인/CDRV의 A,B,C,D,E,F,G,H가 활성화되면, 대응되는 컬럼 셀렉트 라인(CSL0~CSL7)이 활성화한다. 그 결과로, 코어부(5)로부터는 4개의 데이터선(DQ0~DQ3)에 데이터가 독출된다. 데이터버퍼(2)는 4개의 데이터선 중의 2개를 데이터활성화선(QACT0~DACT3)에 의하여 구동되는 버퍼부(20~23)에 의하여 선택하고 판독기록 데이터선(RWE0,RWD1)에 접속한다. 데이터레지스터(1)는 탭셀렉터(15,16)에 의하여 레지스터부(11,12)의 세트와 레지스터부(13,14)의 조에 교호로 판독기록 데이터선(RWD0,RWD1)의 데이터를 취입하고 취입된 데이터를 데이터선(DQ)에 접속한다.
또 이때에 판독기록 데이터선(RWD0)의 데이터를 취입하거나, 또는 판독기록 데이터선(RWD1)의 데이터를 취입하느냐는 탭어드레스에 의하여 결정된다.
또, 페이지를 선택했을 때는 페이지신호 PAGE가 활성화된다. 이것에 의하여 탭어드레스에서 선택된 컬럼 디코더(31,32) 및 부분디코드신호(YA,YB,YC)를 1개 카운업한 컬럼디코더(31,32)가 선택된다. 참고로, 부분 디코드신호(YA,YB,YC)의 상태의 천이에 의하여 컬럼디코더(3n)는(3n+1,3n+2)의 조합의 상태에서 (3n+2,3n+3)→(3n+3,3n+4)→…의 조합상태로 선택되어 간다.
제2도는 제1도의 구성에 있어서의 컬럼디코더(31,32)의 구체적인 구성을 도시하는 구체적인 회로구성도이다. 도면의 도시와 같이 부분디코더(41,42,43,44)는 부분디코드신호(YA,YB,YC)를 입력하는 낸드회로(411,421,431,441)와 이 낸드회로(411,421,431,441)의 출력을 반전하는 인버터(412,422,432,442)와 이 인버터(412,422,432,442)의 출력이 입력되는 노어회로(413,423,433,443)와 페이지신호 PAGE와 다른 부분디코더(40,41,42,43)의 인버터(402,412,422,432)의 출력이 입력되고, 그 출력을 노어회로(413,423,433,443)의 입력에 접속하는 앤드회로(414,424,434,444)로 구성된다.
한편 컬럼디코더(31)는 컬럼 셀렉트 드라이브라인/CDRV의 A와 부분디코더(41)의 출력이 입력되는 노어회로(311)와, 컬럼 셀렉트 드라이브라인/CDRV의 B와 퍼셜디코더(41)의 출력이 입력되는 노어회로(313)와 컬럼 셀렉트드라이브라인/CDRV와 D와 부분디코더(41)의 출력이 입력되는 노어회로(314)와, 노어회로(311,312,313,314)의 각각의 출력을 반전하는 인버터(315,316,317,318)와 이 인버터(315,316,317,318)의 각각의 출력을 반전하여 컬럼 셀렉트 신호(CSLA0,CSLB0,CSLC0,CSLD0)를 출력하는 (319,31A,31B,31C)로 구성된다.
또, 컬럼디코더(32)는 컬럼 셀렉트 드라이브라인/CDRV의 E와 부분디코더(42)의 출력이 입력되는 노어회로(321)와, 컬럼 셀렉트 드라이브라인/CDRV의 F와 부분디코더(42)의 출력이 입력되는 노어회로(322)와, 컬럼 셀렉트 드라이브라인/ CDRV의 H와 부분디코더(42)의 출력이 입력되는 노어회로(324)와, 노어회로(321,322,323,324)의 각각의 출력을 반전하는 인버터(325,326,327,328)와 이 인버터(325,326,327,328)의 각각의 출력을 반전하여 컬럼 셀렉트 신호(CSLE0,CSLF0,CSLG0,CSLH0)를 출력하는 (319,31A,31B,31C)로 구성된다.
한편, 컬럼디코더(33)는 컬럼 셀렉트 드라이브라인/CDRV의 A와 부분디코더(43)의 출력이 입력되는 노어회로(331)와, 컬럼 셀렉트 드라이브라인/CDRV의 B와 부분디코더(43)의 출력이 입력되는 노어회로(332)와, 컬럼 셀렉트 드라이브라인/CDRV의 C와 부분디코더(43)의 출력이 입력되는 노어회로(333)와, 컬럼 셀렉트 드라이브라인/CDRV의 D와 부분디코더(43)의 출력이 입력되는 노어회로(334)와, 노어회로(331,332,333,334)의 각각의 출력을 반전하는 인버터(335,336,337,338)와 이 인버터(335,336,337,338)의 각각의 출력을 반전하여 컬럼 셀렉트 신호(CSLA1,CSLB1,CSLC1,CSLD1)를 출력하는 (339,33A,33B,33C)로 구성된다.
또, 컬럼디코더(34)는 컬럼 셀렉트 드라이브라인/CDRV와 E와 부분디코더(44)의 출력이 입력되는 노어회로(341)와, 컬럼 셀렉트드라이브라인/CDRV의 F와 부분디코더(44)의 출력이 입력되는 노어회로(342)와 컬럼 셀렉트 드라이브라인/CDRV의 G와 부분디코더(44)의 출력이 입력되는 노어회로(343)와, 컬럼 셀렉트 드라이브라인/CDRV의 H와 부분디코더(44)의 출력이 입력되는 노어회로(344)와, 노어회로(341,342,343,344)의 각각의 출력을 반전하는 인버터(345,346,347,348)와 이 인버터(345,346,347,348)의 각각의 출력을 반전하여 컬럼 셀렉트 신호(CSLE1,CSLF1,CSLG1,CSLH1)를 출력하는 (349,34A,34B,34C)로 구성된다.
또, 제3도는 컬럼 셀렉트 드라이브라인/CDRV의 각 신호(A,B,C,D,E,F,G,H) 및 스페어 컬럼 셀렉트 라인(SCSLACEG)와 (SCSLABDFH)를 발생하기 위한 회로구성도이다. 도면에 나타낸 바와 같이 노어회로(61)는 신호 (AB,DA,HA)가 입력되고, 선택신호/SLA를 발생한다. 이 신호/SLA를 인버터(62)로 반전하여 기본 신호 K 및 신호/SA와 함께 앤드회로(63)에 입력된다. 앤드회로(63)의 출력을 인버터(64)에서 반전시키고, 또 인버터(65)에서 반전시켜 컬럼 셀렉트 드라이브라인/CDRV를 발생시키고 있다. 또 노어회로(66)는 신호(BC,AB)가 입력되어 선택신호/SLB를 발생하고, 이것을 인버터(67)에서 반전시켜 기본신호 K 및 신호/SB와 함께 앤드회로(68)에 입력하여 인버터(69)에서 발전하고 다시 인버터(70)에서 반전시켜 컬럼 셀렉트 드라이브라인/CDRVB를 발생하고 있다. 노어회로(71)는 신호(CD,BC)가 입력되어 선택신호/SLC를 발생하고, 이것을 인버터(72)에서 반전하여 기본신호 K 및 신호/SC와 함께 앤드회로(73)에 입력하고, 인버터(74)에서 반전하여 다시 인버터(75)에서 반전시켜 컬럼 셀렉트 드라이브신호/CDRVC를 발생하고 있다. 노어회로(76)는 신호(DE,DA,CD)가 입력되어 선택신호/SLD를 발생하고, 이것을 인버터(77)에서 반전시키고 기본신호 K 및 신호/SD와 함께 앤드회로(78)에 입력하고, 인버터(79)에서 반전시키고, 다시 인버터(80)에서 반전시켜 컬럼 세렉트 드라이브라인/CDRVB를 발생하고 있다.
노어회로(81)는 신호(EF,HE,DE)가 입력되어 선택신호/SLE를 발생하고, 이것을 인버터(82)에서 반전시키고, 기본신호 K 및 신호/SE와 함께 앤드회로(82)에 입력하고, 인버터(84)에서 반전시키고, 다시 인버터(85)에서 반전시켜 컬럼 셀렉트 드라이브신호/CDRVE를 발생하고 있다. 또 노어회로(86)는 신호(FG,EF)가 입력되어 선택신호/SLF를 발생하고, 이것을 인버터(87)에서 반전하고, 기본신호 K 및 신호/SF와 함께 앤드회로(88)에 입력하여 인버터(89)에서 반전하고, 다시 인버터(90)에서 반전하여 컬럼 셀렉트 드라이브신호/CDRVF를 발생하고 있다. 노어회로(91)는 신호(GH,FG)가 입력되어 선택신호/SLG를 발생하고 이것을 인버터(92)에서 반전하고, 기본신호 K 및 신호/SG와 함께 앤드회로(93)에 입력하고, 인버터(94)에서 반전하고 다시 인버터(95)에서 반전시켜 컬럼 셀렉트 드라이브신호/CDRVG를 발생하고 있다. 노어회로(96)에는 신호(HA,HE,GH)가 입력되어 선택신호/SLH를 발생하고, 이것을 인버터(97)에서 반전하여 기본신호 K 및 신호/SH와 함께 앤드회로(98)에 입력하고 인버터(99)에서 반전하고, 다시 인버터(100)에서 반전시켜 컬럼 셀렉트 드라이브신호/CDRVH를 발생하고 있다.
한편, 노어회로(101)에는 /SA와 /SLA가 입력되고 그 출력은 노어회로(105)에 접속된다. 또 노어회로(103)에는 /SE와 /SLE가 입력되고, 그 출력은 노어회로(105)에 접속된다. 또 노어회로(102)에는 /SC와 /SLC가 입력되고 그 출력은 노어회로(105)에 접속된다. 또 노어회로(104)에는 /SG와 /SLG가 입력되고, 그 출력은 노어회로(105)에 접속된다. 노어회로(105)의 출력은 인버터(106)를 통해 입력되는 기본신호 K와 함께 노어회로(107)에 입력된다. 노어회로(107)의 출력은 인버터(108)에서 반전된 후, 다시(109)에서 반전되어 스페어 컬럼셀렉트 라인 SCSLACEG를 발생한다.
또, 노어회로(110)에는 /SB와 /SLB가 입력되고 그 출력은 노어회로(114)에 접속된다. 또 노어회로(111)에는 /SD와 /SLD가 입력되고, 그 출력은 노어회로(114)에 접속된다. 또 노어회로(112)에는 /SF와 /SLF가 입력되고 그 출력은 노어회로(114)에 접속된다. 또 노어회로(113)에는 /SH와 /SLH가 입력되어 그 출력이 노어회로(114)에 접속된다. 노어회호(114)의 출력은 인버터(115)를 통해 입력되는 기본신호 K와 함께 노어회로(116)에 입력되고, 노어회로(116)의 출력은 인버터(117)에서 반전된 후 다시(118)에서 반전되어 스페어 컬럼 셀렉트 라인(SCSLBDFH)를 발생한다.
제4도는 스페어노말판별회로의 구성을 도시하는 회로구성도이다. 도면의 도시와 같이 부분디코드신호(YA)는 Y채널(YCHAN) 및 버퍼회로(119)를 통해서 카운터(120)에 입력된다. 카운터(120)는 출력준비회로(121)와 출력회로(122)로 구성되고 있다. 출력준비회로(121)의 출력은 페이지신호(PAGE)와 상호 당접하여 비교회로(123,124,125,126)에 입력된다. 한편 출력회로(122)의 출력은 비교회로(127,128,129,130)에 입력된다. 참고로 비교회로(123,127)는 어드레스 A3=0에 대응하는 것이다. 비교회로(124,128)는 어드레스 A3=1에 대응하는 것이다. 비교회로(125,129)는 어드레스 A3=0에 대응하는 것이다. 비교회로(126,130)는 어드레스 A3=1에 대응하는 것이다. 또 비교회로(127,128,129,130)에는 신호 BIN이 입력된다.
비교회로(123,127)의 출력은 오어회로(131)에 입력된다. 비교회로(124,128)의 각 출력은 오어회로(132)에 입력된다. 비교회로(125,129)의 출력은 오어회로(133)에 입력된다. 비교회로(126,130)은 각 출력은 오어회로(134)에 입력된다.
또, 비교회로(123,124,127,128)에는 퓨즈회로(135)의 출력이 접속된다. 또 비교회로(125,126,129,130)에는 퓨즈회로(136)의 출력이 접속된다.
퓨즈회로(135)에 있어서는 어드레스 / A1측의 어드레스(A2~A8)와, F가 대응하고 있다. 퓨즈회로(136)에 있어서는 어드레스(A1)측의 어드레스(A2~A8)와 F가 대응된다. 퓨즈회로(135)로부터는 어드레스(A2,A3,F)에 관계되는 조건이 디코더(137)에 입력된다.
퓨즈회로(136)로부터는 어드레스(A2,A3,F)에 관계되는 조건이 디코더(138)에 입력된다. 디코더(137)로부터는 A,C,E,G의 컬럼선택조건이 출력된다. 디코더(138)로부터는 B,D,F,H의 컬럼선택조건이 출력된다. 오어회로(131)의 출력(S)는 /A3측의 X와 당접되고, 앤드회로(139,140)에 입력된다. 앤드회로(139)에는 디코더(137)로부터 A의 컬럼선택조건이 부여되고 있고 신호 SA가 출력된다. 또 앤드회로(140)에는 디코더(137)로부터 C의 컬럼선택조건이 부여되고 있고, 신호 SB가 출력된다. 참고로, 앤드회로(139,140)는 어드레스/A3에 의하여 랩조건이 부여된다.
또, 오어회로(132)의 출력 S는 A3측의 Y와 당접되어서 앤드회로(141,142)에 입력된다. 앤드회로(141)에는 디코더(137)로부터E의 컬럼선택조건이 부여되고 있고 신호 SE가 출력된다. 또 앤드회로(142)에는 디코더(137)로부터의 G의 컬럼선택조건이 부여되고 있고, 신호 SG가 출력된다. 참고로 앤드회로(141,142)는 어드레스 A3에 의하여 랩조건이 부여된다.
한편, 오어회로(133)의 출력 S는 /A3측의 X와 당접되고, 앤드회로(143,144)에 입력된다. 앤드회로(143)에는 디코더(138)로부터 B의 컬럼선택조건이 부여되고 있고, 신호 SB가 출력된다. 또 앤드회로(144)에는 디코더(138)로부터 H의 컬럼선택조건이 부여되고 있고, 신호 SH가 출력된다. 참고로, 앤드회로(145,146)는 어드레스 A3에 의하여 랩조건이 부여된다.
제5도는 컬럼 셀렉트 라인의 조를 선택하는 셀렉터구성을 도시하는 회로 구성도이다. 도면에서 컬럼 셀렉트 신호발생회로(147)는 신호 AB를 발생한다. 컬럼 셀렉트 신호발생회로(148)는 신호 BC를 발생한다. 컬럼 셀렉트 신호발생회로(149)는 신호 CD를 발생한다. 컬럼 셀렉트 신호발생회로(150)는 신호 DE를 발생한다. 컬럼 셀렉트 신호발생회로(151)는 신호 EF를 발생한다. 컬럼 셀렉트 신호발생회로(152)는 신호 FG를 발생한다. 컬럼 셀렉트 신호발생회로(153)는 신호 GH를 발생한다. 컬럼 셀렉트 신호발생회로(154)는 신호 HA를 발생한다. 컬럼 셀렉트 신호발생회로(155)는 신호 DA를 발생한다. 컬럼 셀렉트 신호발생회로(156)는 신호 HE를 발생한다. ㅏ참고로 컬럼 셀렉트 신호발생회로(147~154)는 직렬로 접속되고, 컬럼 셀렉트 신호발생회로(147~149),(155)도 직렬로 접속되고, 컬럼 셀렉트 신호발생회로(151~154,156)도 직렬로 접속된다. 또, 컬럼 셀렉트 신호발생회로(147~149,151~153)는 공통용으로서 사용된다. 컬럼 셀렉트 신호발생회로(150,154)는 페이지용으로서 사용된다. 컬럼 셀렉트 신호발생회로(155,156)는 랩용으로서 사용된다.
그런데, 컬럼 셀렉트 신호발생회로(147)의 출력은 인버터(157)와 노어회로(158)에 입력된다. 인버터(157)의 출력은 신호 SER1를 클럭으로 하는 클럭드 인버터(159)에 부여된다. 또 노어회로(158)에는 컬럼 셀렉트 신호발생회로(148)의 출력이 부여된다. 노어회로(158)의 출력은 T1을 클럭으로 하는 클럭드 인버터(160)에 부여된다. 클럭드 인버터(159)의 출력과 클럭드 인버터(160)의 출력은 컬럼 셀렉트 신호 AB로서 출력된다.
컬럼 셀렉트 신호발생회로(148)의 출력은 인버터(161)와 노어회로(162)에 입력된다. 인버터(161)의 출력은 신호 SER1를 클럭으로 하는 클럭드 인버터(163)에 부여된다. 또 노어회로(162)에는 컬럼 셀렉트 신호발생회로(153)의 출력이 부여된다. 그것의 출력은 T2를 클럭하는 클럭드 인버터(180)에 부여된다. 클럭드 인버터(179)의 출력과 클럭드 인버터(180)의 출력은 컬럼 셀렉트 신호 FG로서 출력된다.
컬럼 셀렉트 신호발생회로(153)의 출력은 인버터(181)와 노어회로(182)에 입력된다. 인버터(181)의 출력은 신호 SER1를 클럭으로 하는 클럭드 인버터(183)에 부여된다. 또 노어회로(182)에는 컬럼 셀렉트 신호발생회로(149)의 출력이 부여된다. 노어회로(162)에는 컬럼 셀렉트 신호발생회로(149)의 출력이 부여된다. 노어회로(162)의 출력은 T2를 클럭으로 하는 클럭드 인버터(164)에 부여된다. 클럭드 인버터(163)의 출력과 클럭드 인버터(164)의 출력은 컬럼 셀렉트 신호 BC로서 출력된다.
컬럼 셀렉트 신호발생회로(149)의 출력은 인버터(165)와 노어회로(166)에 입력된다. 인버터(165)의 출력은 신호 SER1를 클럭으로 하는 클럭드 인버터(167)에 부여된다. 또, 노어회로(166)에는 컬럼 셀렉트 신호발생회로(150,155)의 출력이 부여되고, 그 출력은 T1를 클럭으로 하는 클럭드 인버터(168)에 부여된다. 클럭드 인버터(167)의 출력과 클럭드 인버터(168)의 출력은 컬럼 셀렉트 신호 CD로서 출력된다.
컬럼 셀렉트 신호발생회로(150)의 출력은 인버터(169)와 노어회로(170)에 입력된다. 인버터(169)의 출력은 신호 SER1를 클럭으로 하는 클럭드 인버터(171)에 부여된다. 또, 노어회로(170)에는 컬럼 셀렉트 신호발생회로(151)의 출력이 부여된다. 그것의 출력은 T2를 클럭으로 하는 클럭드 인버터(172)에 부여된다. 클럭드 인버터(171)의 출력과 클럭드 인버터(172)의 출력은 컬럼 셀렉트 신호 DE로서 출력된다.
컬럼 셀렉트 신호발생회로(151)의 출력은 인버터(173)와 노어회로(174)에 입력되고 인버터(173)의 출력은 신호 SER1를 클럭하는 클럭드 인버터(175)에 부여된다. 또 노어회로(174)에는 컬럼 셀렉트 신호발생회로(152)의 출력이 부여된다. 그 출력은 T1를 클럭하는 클럭드 인버터(176)에 부여된다. 클럭드 인버터(175)의 출력과 클럭드 인버터(176)의 출력은 컬럼 셀렉트 신호 EF로서 출력된다.
컬럼 셀렉트 신호발생회로(152)의 출력은 인버터(177)와 노어회로(178)에 입력된다. 인버터(177)의 출력은 신호 SER1를 클럭하는 클럭드 인버터(179)에 부여된다. 또 노어회로(178)에는 컬럼 셀렉트 신호발생회로(154,156)의 출력이 부여된다. 그것의 출력은 T1을 클럭하는 클럭드 인버터(184)에 부여된다. 클럭드 인버터(183)의 출력과 클럭드 인버터(184)의 출력은 컬럼 셀렉트 신호 GH로서 출력된다.
컬럼 셀렉트 신호발생회로(154)의 출력은 인버터(185)와 노어회로(186)에 입력된다. 인버터(185)의 출력은 신호 SER1를 클럭으로 하는 클럭드 인버터(187)의 출력과 클럭드 인버터(188)의 출력은 컬럼 셀렉트 신호 HA로서 출력된다.
컬럼 셀렉트 신호발생회로(155)의 출력은 인버터(189)와 노어회로(190)에 입력된다. 인버터(189)의 출력은 신호 SER1를 클럭으로 하는 클럭드 인버터(191)에 부여된다. 또 노어회로(190)에는 컬럼 셀렉트 신호발생회로(147)의 출력이 부여된다. 그것의 출력은 T2를 클럭으로 하는 클럭드 인버터(192)에 부여된다. 클럭드 인버터(191)의 출력과 클럭드 인버터(192)의 출력은 컬럼 셀렉트 신호 DA로서 출력된다.
컬럼 셀렉트 신호발생회로(156)의 출력은 인버터(193)와 노어회로(194)에 입력된다. 인버터(193)의 출력은 신호 SER1를 클럭으로 하는 클럭드 인버터(195)에 부여된다. 또, 노어회로(194)에는 컬럼 셀렉트 신호발생회로(147)의 출력이 부여된다. 그것의 출력은 T2를 클럭으로 하는 클럭드 인버터(196)에 부여된다. 클럭드 인버터(195)의 출력과 클럭드 인버터(196)의 출력은 컬럼 셀렉트 신호 HE로서 출력된다.
제6도는 컬럼 셀렉트 라인의 셀렉터를 구성하는 요소의 회로구성도이다. 도면에서의 도시와 같이 공통용의 회로는 다음과 같이 구성된다. 즉 기본신호 K를 클럭으로 하는 클러드 인버터(197)의 출력을 인버터(200,201)의 직렬회로와 귀환회로로 구성되는 자기유지회로를 통해 신호 CDTAP를 클럭으로 하는 클럭드인버터(198)의 출력에 접속한다. 다시 이 인버터(197)의 출력은 기본신호 /K를 클럭하는 클럭드 인버터(199)에 접속한다. 이 인버터(199)의 출력은 인버터(202,203)의 직렬회로와 귀환회로로 구성되는 자기유지회로를 통해 출력된다.
랩용의 회로는 다음과 같이 구성된다. 즉 기본신호 /K1a,K1a를 클럭으로 하는 클럭드 인버터(204)의 출력을 인버터(207,208)의 직렬회로와 귀환회로로 구성되는 자기유지회로를 통해 신호 CDTAP를 클럭으로 하는 클럭드 인버터(205)의 출력에 접속한다. 다시 이 인버터(197)의 출력은 기본신호 K1, /K1를 클럭으로 하는 클럭드 인버터(206)에 접속한다. 이 인버터(199)의 출력은 인버터(209,210)의 직렬회로와, 귀환회로로 구성되는 자기유지회로를 통해 출력하도록 구성된다.
페이지용의 회로는 다음과 같이 구성된다. 즉 기본신호 /K2a, K2a를 클럭으로하는 클럭드 인버터(211)의 출력을 인버터(214,215)의 직렬회로와 귀환회로로 구성되는 자기유지회로를 통해 신호 CDTAP를 클럭으로하는 클럭드 인버터(212)의 출력에 접속한다. 다시 이 인버터(211)의 출력을 기본신호 K2, /K2를 클럭으로 하는 클럭드 인버터(213)에 접속하고, 이 인버터(213)로부터 출력을 얻도록 구성된다.
참고로 제5도의 구성에 있어서 컬럼 셀렉트 신호발생회로(147,148,149,151,152,153)는 공통용의 회로구성으로 되어있고, 컬럼 셀렉트 신호 발생회로(155,156)는 페이지용의 회로구성으로 되어 있다.
한편, 제5도의 클럭드 인버터(160,168,176,184)에 클럭으로서 부여되는 신호 T1은 어드레스(A0,A1)를 입력으로 하는 노어회로(214)의 출력을 신호 I(인터리브신호), 4W(4랩신호)를 입력으로 하는 낸드회로(215)에 입력하여 신호 /T1을 얻고, 이것을 인버터(216)를 통해 출력함으로써 얻고 있다.
또, 제5의 클럭드 인버터(164,172,180,188.192,196)에 클럭으로서 부여되는 신호 T2는 어드레스(A0)를 인버터(218)를 통해 입력시키는 동시에 어드레스(A1)가 입력되는 낸드회로(219)의 출력을 신호 T1이 입력되는 노어회로(220)에 부여함으로써 얻을 수 있다.
또, 제5도의 클럭드 인버터(159,163,167,171,175,179,183,187,191,193)에 클럭으로서 부여되는 신호 SER1은 T1과 T2가 입력되는 노어회로(217)에 의하여 얻을 수 있다.
또, 랩용의 회로에서 클럭드 인버터(207)에 클럭으로서 입력되는 기본신호 /K1은 신호 W(랩신호)가 인버너(221)를 통해 반전되어 입력되는 동시에, 기본신호 K가 입력되는 노어회로(222)의 출력으로 얻을 수 있고, 이것을 인버터(223)를 통해 반전시킴으로써 기본신호 /K1을 얻을 수 있다.
또, 랩용의 회로에서 클럭드 인버터(204)에 클럭으로서 입력되는 기본신호 /K1a 는 기본신호 K와 신호W를 입력하는 낸드회로(224)를 통해 얻을 수 있고, 이것을 인버터(225)에서 반전함으로써 기본신호 K1a를 얻을 수 있다.
또, 공통용의 회로, 랩용의 회로, 페이지용의 회로로 클럭드 인버터(198,295,212)에 클럭으로서 입력되는 신호 CDTAP는 신호 /R를 인버터(226)에서 반전하여 입력되는 동시에 기본신호 K가 입력되는 노어신호(227)를 통해 얻을 수 있다.
또, 페이지용의 회로에서 클럭드 인버터(213)에 클럭으로서 입력되는 기본신호 / K2는 페이지신호 PAGE를 인버터(228)를 통해 입력시키는 동시에 기본신호 K가 입력되는 노어회로(229)를 통해 얻을 수 있고, 이것을 인버터(230)에서 반전시킴으로써 기본신호 K2를 얻을 수 있다.
또, 페이지용의 회로에서 클럭드 인버터(211)에 클럭으로서 입력되는 기본신호 K2a는 기본신호 K와 페이지신호 PAGE가 입력되는 낸드회로(231)를 통해 얻을 수 있고, 이 신호를 인버터(232)에서 반전함으로서 기본신호 K2a를 얻을 수 있다.
제7도는 컬럼 셀렉트를 제16도~제20도에 따라서 동작시키기 위하여 선두부를 설정하기 위한 디코더의 구성을 도시하는 회로구성도이다. 도면에서 도시하는 바와 같이 신호 TBC는 다음과 같이 얻을 수 있다. 즉 어드레스 /A3가 인버터(233)를 통해 입력되고, 또 어드레스(A2)가 인버터(234)를 통해 입력되고 또 어드레스(A1)가 입력되는 낸드회로(235)의 출력과, 페이지신호 PAGE와 신호(8W)가 입력되는 노어회로(236)의 출력을 노어회로(237)에 입력함으로써 얻을 수 있다. 한편 신호 (TAB)는 다음과 같은 방법으로 얻을 수 있다. 즉 어드레스(A3)가 인버터(238)를 통해 입력되는 동시에 어드레스(A2)가 인버터(239)를 통해 입력되는 낸드회로(240)의 출력과 노어회로(237)의 출력을 인버터(241)를 통해 반전시킨 신호를 노어회로(242)에 입력함으로써 얻을 수 있다.
또, 신호 TDE는 다음과 같은 방법으로 얻을 수 있다. 즉 어드레스(A3)가 인버터(243)를 통해 입력되는 동시에 어드레스(A2,A1)가 입력되는 낸드회로(244)의 출력과 페이지신호(PAGE)를 인버터(246)에서 반전시킨 신호를 노어회로(245)에 입력함으로써 얻을 수 있다. 한편 신호 TDA는 다음과 같이 얻을 수 있다. 즉 낸드회로(244)의 출력과 신호(8W)를 인버터(247)에서 반전시킨 신호를 노어회로(248)에 입력함으로써 얻을 수 있다. 또, 신호 TCD는 다음의 방법으로 얻을 수 있다. 어드레스/A3을 인버터(249)에서 반전한 신호와, 어드레스(A2)를 낸드회로(250)에 입력한다. 낸드회로(250)의 출력을 인버터(251)에서 반전하고, 낸드회로(253)에 부가한다. 노어회로(245,248)의 각각의 출력을 노어회로(252)를 통해 낸드회로(253)에 입력한다. 낸드회로(253)의 출력을 인버터(254)에서 반전함으로써 TCD를 얻을 수 있다.
또, 신호 TFG는 다음과 같은 방법으로 얻을 수 있다. 즉, 어드레스(A2)를 인버터(255)를 통해, 또 어드레스(A1,A3)를 직접 낸드회로(256)에 입력한다. 페이지신호(PAGE)와 신호(8W)를 노어회로(257)에 입력한다. 이들의 회로(256,257)의 논리를 노어회로(258)에서 취함으로써 TFG를 얻을 수 있다. 한편 신호 TEF는 다음과 같은 방법으로 얻는다. 즉 어드레스(A2)를 인버터(255)를 통해, 또 어드레스(A1,A3)를 직접 낸드회로(256)에 입력한다. 페이지신호(PAGE)와 신호(8W)를 노어회로(257)에 입력한다. 이들의 회로(256,257)의 논리를 노어회로(258)에서 취함으로써 TFG를 얻을 수 있다. 한편 신호 TEF는 다음과 같은 방법으로 얻는다. 즉 어드레스(A2)를 인버터 (259)에서 반전시키고 또한 어드레스(A3)를 직접 낸드회로(260)에 입력한다. 이 회로(260)의 출력을 직접 노어회로(258)의 출력을 인버터(261)를 통해 노어회로(262)에 입력함으로써 TEF를 얻을 수 있다.
또, 신호 THA는 다음의 방법으로 얻는다. 즉 어드레스(A1,A2,A3)를 낸드회로(263)의 출력을 직접 페이지신호(PAGE)를 인버터(264)를 통해 노어회로(265)에 입력함으로써 얻을 수 있다. 한편 신호(THE)는 다음의 방법으로 얻는다. 즉 낸드회로(263)의 출력을 직접 신호(8W)를 인버터(266)를 통해 노어회로(268)에 입력함으로써 얻을 수 있다. 또 신호(TGH)는 다음의 방법으로 얻는다. 즉 어드레스(A2,A3)가 입력되는 낸드회로(269)의 출력을 인버터(270)에서 반전한 후 낸드회로(272)에 부가한다. 노어회로(265,268)의 각각의 출력을 노어회로(271)에 부가한다. 이 회로(271)의 출력을 낸드회로(272)에 입력한다. 그 회로(272)의 출력을 인버터(273)에서 반전함으로써 TGH를 얻는다.
제8도는 데이터버퍼(2)에 있어서의 버퍼부(20~23)를 선택하기 위하여 데이터 활성화선(QACT0~QACT3)에 신호를 부여하는 신호발생회로의 구성을 도시하는 회로구성도이다. 도면의 도시와 같이 신호 ALFA는 낸드회로(274,277)에 부여되고, 신호 BETA는 낸드회로(275,276)에 부여된다. 한편 신호(R1)은 낸드회로(274,275)에 부여되고, 신호(R2)는 낸드회로(276,277)에 부여된다. 그리고 낸드회로(274)의 출력은 낸드회로(278,279)에 부여되고, 낸드회로(275)의 출력은 낸드회로(279,280)에 부여되고, 낸드회로(276)의 출력은 낸드회로(278,281)에 부여되고, 낸드회로(277)의 출력은 낸드회로(280,281)에 부여된다. 그리고 낸드회로(278)의 출력은 인버터(282,286)를 통해서 데이터 활성화선(QACT0)으로서 도출된다. 낸드회로(279)의 출력은 인버터(283,287)를 통해서 데이터 활성화선(QACT1)으로서 도출된다. 낸드회로(281)의 출력은 인버터(285,289)를 통해서 데이터 활성화선(QACT3)으로서 도출된다. 또 신호(R1)는 신호(K)를 클럭으로 하는 클럭드 인버터(290)의 출력으로서, 신호(R2)는 신호(K)를 클럭으로 하는 클럭드 인버터(291)의 출력으로서 얻을 수 있다.
클럭드 인버터(290)의 출력은 인버터(292,293)의 직렬 및 귀환구성에 의한 자기유지회로를 통해 신호(K)를 클럭으로 하는 클럭드 인버터(294)에 접속된다. 클럭드 인버터(294)의 출력은 인버터(295,296)의 직렬 및 귀환구성에 의한 자기유지회로를 통해 클럭드 인버터(291)에 접속된다. 한편 클럭드 인버터(291)의 출력은 인버터(297,298)의 직렬 및 귀환구성에 의한 자기유지회로를 통해 신호(K)를 클럭으로 하는 클럭드 인버터(299)에 접속된다. 클럭드 인버터(299)의 출력은 인버터(999,998)의 직렬 및 귀환구성에 의한 자기유지회로를 통해 클럭드 인버터에 접속된다. 또, 클럭드 인버터(290)의 입력에는 신호(S)를 클럭으로 하는 클럭드인버터(997)를 통해 어드레스 /Ak가 접속된다. 클럭드 인버터(291)의 입력에는 신호(S)를 클럭으로 하는 클럭트 인버터(996)를 통해 어드레스(A1c)가 접속된다. 참고로 신호/S는 컬럼 셀렉트신호가 로우가 되는 사이클 뒤의 최초의 신호(K)가 로우가 되는 동안에 하이가 되는 신호이다.
또, 신호(ALFA)는 신호(Wrap)와 어드레스(A0c)가 입력되는 낸드회로(995)의 출력으로서 얻어지고, 신호(BETA)는 신호(ALFA)를 인버터(994)를 통해 반전한 신호로서 얻을 수 있다. 참고로 신호(ALFA)는 인터리브 및 랩의 어드레스 /A0에 대응되고, 신호(BETA)는 랩의 어드레스 A0에 대응된다. 또, 신호(R1)는 어드레스 /A1에 대응되고, 신호(R2)는 어드레스 /A1에 대응되고, 신호(R2)는 어드레스 /A1에 대응되는 것이다. 이들의 관계는 표 12 및 표 13에 표시하는 것과 같다.
이상의 설명과 같은 구성에 있어서, 다음에 그 동작을 표 1~표 5의 컬럼 활성화순의 설명 및 표 6~표10의 컬럼 셀렉트선택의 설명에 따라서 설명한다. 참고로 제6표~표10의 각각의 페이지모드, 8랩모드, 8인터리브모드, 4랩모드, 4인터리브모드시의 탭어드레스에 대응되는 컬럼 셀렉트라인의 선택에 관한 동작모드와, AA~HA중에서 최초로 활성화되는 선두상태와, 신호의 종류를 표시하는 것이고, 제6도, 제7도에 도시한 구성의 동작을 구체적으로 나타내는 것이다. 또, 표6~표10중의「종류」의 난에서 기호 A로 표시되는 것은 1씩 건너뛴 동작을 표시하고 기호 S로 표시되는 것은 연속동작을 표시한다. 또「신호」의 난의 T1, T2, SERI에 대해서는 인터리브모드 및 4랩 모드 및 (/A1,/A0)의 어느 하나이면 신호 T1이 되고, 신호 T1이외의 (/A1,/A0)이면 신호 T2가 되고, 신호 T1, T2이외는 신호 SERI가 된다. 이것은 제6도의 구성에 도시하는 바와 같다.
그런데 제6도의 구성 제7도의 구성을 통해서 선택된 AA~HA에 의하여 제3도에 도시한 컬럼 셀렉트 드라이브라인 /CDRV중의 2개가 선택된다. 이 경우에 기본신호 K가 하이가 되면 2개의 컬럼 셀렉트 드라이브라인 /CDRV가 활성화된다. 이때 노말컬럼 셀렉트라인과 스페어 컬럼 셀렉트라인으로 치환할 필요가 있을 경우는 1개씩 치환할 수 있다. 이것은 제4도의 스페어/노말판별회로에서 칼럼 셀렉트 드라이브라인/CDRV의 A~H중 어느것이 스페어인가를 검지하여 스페어시에는 ACEG의 조중에서 1개, BDFH의 조중에서 1개르 선택하여 선택적으로 스페어 컬럼신호 SA~SH를 활성화한다. 그렇게 하면 제3도의 구성에 있어서, /SA~/SH중의 선택된 것이 로우가 되고, 그것에 대응하여 컬럼 셀렉트 드라이브라인 /CDRV만이 불활성이 된다. 예를들어 /SA가 로우이고 AB가 하이인 경우는 컬럼 셀렉트 드라이브라인 /CDRV의 A만이 불활성이 되고, 컬럼 셀렉트 드라이브라인 /CDRV의 B가 활성화되고, 스페어 컬럼 셀렉트라인 SCSLACEG가 활성화된다. 이와 같이 하여 코어부(5)로부터 4개의 데이터가 독출되게 된다.
다음에 독출된 데이터의 세트중 2개을 감지하게 된다. 이것은 제8도의 구성을 통해서 표11에 나타낸 바와 같이 모드 및 탭어드레스에 따라서 실행된다. 또 신호 ALFA, BETA 및 신호 R1, R2의 조건에 대해서는 제12, 표 13의 표시와 같다. 여기에서 신호 ALFA의 인터리브, 랩 /A0이란 인터리브모드 또는 랩모드중에서 탭어드레스의 /A0가 1 또는 0이라는 뜻이다. 신호 BETA의 랩 A0란 랩모드에서 탭어드레스의 A0가 1 또는 0이라는 뜻이다. 제8도의 구성에서 데이터 활성화선 QACT0~QACT3의 2개를 선택적으로 활성화 함으로써 데이터버퍼(2)의 버퍼부(21~24)를 통해서 판독기록 데이터선(RWD0,RWD1)에 코어부(5)로부터의 데이터를 선택적으로 출력할 수 있다. 이들의 일련의 동작에 대해서는 제9도, 제10도의 타이밍 차트의 도시와 같다. 참고로 제9도는 8랩모드의 경우의 동작을 도시하는 것으로 (A)는 클럭(CLK), (B)는 칩 활성화신호(/CE), (C)는 기본신호(K), (D)는 컬럼 셀렉트 드라이브라인 /CDRV, (E)는 컬럼 셀렉트신호(CSL), (F)는 데이터 활성화선신호(QACT), (G)는 카운터신호(CNT), (H)는 카운터(120)의 어드레스(Ai)의 변화, (I)는 카운터(120)의 출력준비의 어드레스(Ai)의 변화, (J)는 Y채널(YCHAN)의 상태, (K)는 부분디코드신호(YA), (L)는 신호(X), (M)는 신호(Y),(N)은 스페어 컬럼 셀렉트라인 SCALACEG시의 스페어/노말판정신호 S/N의 간직상태, (Q)는 스페어/노말판정신호 S/N/, (R)은 데이터레지스터(1)의 레지스터부(11,12)를 선택하는 탭셀렉터(15)로의 신호 R1(REG1), (S)는 데이터레지스터(1)의 레지스터부(13,14)를 선택하는 탭셀렉터(16)로의 신호 R2(REG2), (T), (U)는 각각(XR1,XR2)를 표시하는 것이다. 한편, 제10도는 페이지모드의 경우의 동작을 표시하는 것으로 (A)는 클럭(CLK), (B)는 칩활성화신화 /CE, (C)는 기본신호(K), (D)는 컬럼 셀렉트 드라이브라인 /CDRV,(E)는 컬럼 셀렉트신호(CSL),(F)는 데이터활성화선신호(QACT), (G)는 카운터신호(CNT), (H)는 카운터(120)의 어드레스(Ai)의 변화, (I)는 카운터(120)의 출력준비의 어드레스(Ai)의 변화, (J)는 Y채널 YCHAN의 상태, (K)는 퍼셜 디코드신호(YA), (L)은 어드레스 /A3시의 신호(X), (M)은 어드레스 /A3시의 신호(Y),(N)은 어드레스 /A3시의 스페어 컬럼 셀렉트라인 SCSLACEG시의 스페어 어드레스의 상태. (O)는 어드레스 /A3시의 스페어 컬럼 셀렉트라인 SCSLBDFH시의 스페어 어드레스 상태. (P)는 어드레스 A3시의 신호(X), (Q)는 어드레스 A3시의 신호(Y), (R)은 어드레스 A3시의 스페어 컬럼 셀렉트라인 SCSLACEG시의 스페어 어드레스 상태. (S)는 어드레스 A3시의 스페어 컬럼 셀렉트라인 SCSLBDFH시의 스페어 어드레스 상태. (T)는 스페어/노말판정신호 S/N의 취입상태. (U)는 스페어/노말판정신호 S/N. (V)는 데이터 레지스터(1)의 레지스터부(11,12)를 선택하는 탭셀렉터(15)로의 신호 R1(REG1), (W)는 데이터 레지스터(1)의 레지스터부(13,14)를 선택하는 탭 셀렉터(16)로의 신호 R2(REG2), (X), (Y)는 각각 신호 (XR1,XR2)를 표시한다.
또, 판독시에는 제12도의 회로구성도의 도시와 같은 구성의 판독 데이터 레지스터에 탭어드레스 A0에 따라서 (XR101~XR201)중의 하나가 펄스신호가 되어 판독기록 데이터선(RWD)의 데이터를 데이터 레지스터(1)내로 간직한다. 한편, 기록시에는 제11도의 회로구성도의 도시와 같은 기록데이타 레지스터에 간직된 입력데이타를 2비트씩 분할해서 판독기를 데이터선(RWD)에 출력한다. 이때도 제1~표 11에 따라서 탭어드레스(A0)에 의존하여 REG101~REG21중의 하나가 선택되고, 스크램블(scramble)이 걸린 데이터가 판독기록 데이터선(RWD)에 부여된다.
참고로 제11도의 도시와 같이 입력데이타(DQn)는 트랜지스터(993,992,991,990)의 직렬회로에서의 트랜지스터(991)의 게이트에 입력되어 트랜지스터(991)의 드레인으로부터 인버터(988)에 출력된다. 또, 인버터(988)의 출력은 트랜지스터(991)의 드레인 소스간에 접속되는 트랜지스터(989)의 게이트에 부여된다. 인버터(988)의 출력은 클럭인버터(987,986,985,984)에 입력된다. 또, 클럭드 인버터(987)에는 신호(GW1)가 클럭으로서 주어지고 있고, 클럭드 인버터(986)에는 신호(GW2)가 클럭으로써 부여되고 있고, 클럭드 인버터(985)에는 신호(GW)가 클럭으로써 부여되고 있고, 클럭드 인버터(984)에는 신호(GW4)가 클럭으로서 부여되고 있다. 또 클럭드 인버터(987)의 출력은 인버터(983,982)의 직렬/귀환에 의한 자기유지회로를 통해 클럭드 인버터(974,973)에 부여된다. 클럭드 인버터(986)의 출력은 인버터(981,979)의 직력/귀환에 의한 자기유지회로를 통해 클럭드 인버터(972,971)에 부여된다. 클럭드 인버터(985)의 출력은 인버텨(978,977)의 직렬/귀환에 의한 자기유지회로를 통해 클럭드 인버터(970,969)에 부여된다. 클럭드 인버터(984)의 출력은 인버터(976,975)의 직렬/귀환에 의한 자기유지회로를 통해 클럭드 인버터(968,967)에 부여된다. 참고로 클럭드 인버터(974,971)에는 신호(REG101)이 클럭으로서 부여되고, 클럭드 인버터(973,972)에는 신호(REG110)가 클럭으로서 부여되고, 클럭드 인버터(970,967)에는 신호(REG201)가 클럭으로서 부여되고, 클럭드 인버터(969, 968)에는 신호(REG220)가 클럭으로서 부여되고 있다. 그리고, 클럭드 인버터(974,972,970,968)의 출력은 낸드회로(961)와 노어회로(960)에 부여된다. 참고로 노어회로(964)에는 신호 /WACT가 입력되고, 낸드회로(965)에는 신호 /WACT가 인버터(966)를 통해 입력되고 있다. 한편 노어회로(960)에는 신호 /WACT가 입력되고 있고, 낸드회로(961)에는 신호 /WACT가 인버터(959)를 통해 입력되고 있다. 그리고, 낸드회로(965)의 출력은 P형 트랜지스터(963)의 게이트에 입력되고, 노어회로(964)의 출력은 N형 트랜지스터(962)의 게이트에 입력된다. 이것으로 트랜지스터(963,962)의 접속점(드레인)으로부터 판독 데이터(RWD0n)를 얻는다. 낸드회로(961)의 출력은 P형 트랜지스터(958)의 게이트에 입력되고, 노어회로(960)의 출력은 N형 트랜지스터(957)의 게이트에 입력되고 있다. 이것에 의해 트랜지스터(958,957)의 접속점(드레인)으로부터 판독데이타(RWD1n)를 얻고 있다.
또, 신호(REG101)는 다음과 같이 해서 얻는다. 즉, 어드레스(A0C)를 신호 /REG1을 클럭으로 하는 클럭드 인버터(956)에 입력한다. 그것의 출력을 인버터(955,954)의 직렬/귀환에 의한 자기유지회로를 통해 신호(REG1)가 입력되는 낸드회로(953)에 입력한다. 그것의 출력을 인버터(952)를 통해서 반전시켜 취출함으로써 REG101를 얻고 있다.
또, 신호(REG110)는 다음과 같은 방법으로 얻는다. 즉 클럭드 인버터(956)의 출력을 인버터(951)에서 반전하고, 이것을 신호(REG1)가 입력되는 낸드회로(950)에 입력한다. 그것의 출력을 인버터(949)를 통해서 반전하여 취출함으로써 REG110을 얻는다.
또, 신호(REG201)는 다음의 방법으로 얻는다. 즉, 어드레스(A0C)를 신호 /REG2를 클럭으로 하는 클럭드 인버터(948)에 입력한다. 그것의 출력을 인버터(947,946)의 직렬/귀환에 의한 자기유지회로를 통해 신호(REG2)가 입력되는 낸드회로(945)에 입력한다. 그것의 출력을 인버터(944)를 통해서 반전하여 취출함으로써 (REG201)를 얻는다.
또, 신호(REG210)는 다음의 방법으로 얻는다. 즉 클럭드 인버터(948)의 출력을 인버터(943)에서 반전하여 이것을 신호(REG2)가 입력되는 낸드회로(942)에 입력한다. 그것의 출력을 인버터(941)를 통해서 반전해서 취출함으로써 REG210을 얻는다.
또, 신호 /WACT는 다음의 방법으로 얻는다. 즉, 신호(REG1)를 지연회로(940)와 인버터(939)의 직렬회로를 통해서 신호(REG1)가 직접 입력되는 낸드회로(938)에 입력한다. 신호(REG2)를 지연회로(936)와 인버터(935)의 직렬회로를 통해서 신호(REG2)가 직접 입력되는 낸드회로(934)에 입력한다. 낸드회로(938, 934)의 각 출력을 신호/W가 인버터(933)를 통해서 입력되는 낸드회로(937)에 입력한다. 낸드회로(937)의 출력을 인버터(932)에서 반전하여 취출함으로써 WACT를 얻는다.
또, 제12도의 도시와 같이 판독기록데이타(RWD0n)는 신호(XR101)를 클럭으로 하는 클럭드 인버터(931)와 신호(XR110)를 클럭으로 하는 클럭드 인버터(930)와, 신호(XR201)를 클럭으로 하는 클럭드 인버터(929)와, 신호(XR210)를 클럭으로 하는 클럭드 인버터(928)에 입력된다. 판독기록데이타(RWD1n)는 신호(XR110)를 클럭으로 하는 클럭드 인버터(927)와, 신호(XR101)를 클럭으로 하는 클럭드 인버터(926)와, 신호(XR210)를 클럭으로 하는 클럭드 인버터(925)와, 신호(XR201)를 클럭으로 하는 클럭드 인버터(924)에 입력된다.
클럭드 인버터(931,927)의 각 출력은 인버터(923,922)의 직렬/귀환에 의한 자기유지회로를 통해 노어회로(921)와 낸드회로(920)에 입력된다. 또 노어회로(921)에는 신호(DQM3)가 입력되고 있고, 낸드회로(920)에는 인버터(919)를 통해 신호(DQM3)가 입력된다. 그리고, 노어회로(921)의 출력은 신호(GR1)를 클럭으로하는 클럭드 인버터(918)에 입력되고, 낸드회로(920)의 출력은 신호(GR1)를 클럭으로 하는 클럭드 인버터(917)에 출력된다.
또, 클럭드 인버터(930,926)의 각 출력은 인버터(916,915)의 직렬/귀환에 의한 자기유지회로를 통해 노어회로(911)와 낸드회로(913)에 입력된다. 또 노어회로(914)에는 신호(DQM4)가 입력되고, 낸드회로(913)에는 인버터(912)를 통해 신호(DQM4)가 입력되고 있다. 그리고, 노어회로(914)의 출력은 신호(GR2)를 클럭으로하는 클럭드 인버터(911)에 입력되고, 낸드회로(913)의 출력은 신호(GR2)를 클럭으로 하는 클럭드 인버터(910)에 출력된다.
또, 클럭드 인버터(929,925)의 각 출력은 인버터(909,908)의 직렬/귀환에 의한 자기유지회로를 통해 노어회로(907)와 낸드회로(906)에 입력된다. 또 노어회로(907)에는 신호(DQM1)가 입력되고 있고, 낸드회로(906)에는 인버터(905)를 통해 신호(DQM1)가 입력되고 있다. 그리고, 노어회로(907)의 출력은 신호(GR3)를 클럭으로 하는 클럭드 인버터(904)에 입력되고, 낸드회로(906)의 출력은 신호(GR3)를 클럭으로 하는 클럭드 인버터(903)에 출력된다.
또, 클럭드 인버터(928,924)의 각 출력은 인버터(902,901)의 직렬/귀환에 의한 자기유지회로를 통해 노어회로(900)와 낸드회로(899)에 입력된다. 또 노어회로(900)에는 신호(DQM2)가 입력되고 있고, 낸드회로(899)에는 인버터(898)를 통해 신호(DQM2)가 입력되고 있다. 그리고, 노어회로(900)의 출력은 신호(GR4)를 클럭으로 하는 클럭드 인버터(897)에 입력되고, 낸드회로(899)의 출력은 신호(GR4)를 클럭으로 하는 클럭드 인버터(896)에 출력된다.
그리고, 클럭드 인버터(918,911,904,897)의 각 출력은 신호 /ENBL가 입력되는 노어회로(895)에 하나로 모아져 입력된다. 클럭드 인버터(917,910,903,896)의 각 출력신호는 신호(ENBL)가 입력되는 낸드회로(894)에 하나로 모아져 입력된다.
노어회로(895)의 출력은 N형 트랜지스터(892,887)의 게이트에 입력되는 동시에 인버터(891)를 통해 N형 트랜지스터(889)의 게이트에 입력된다. 또 트랜지스터(892)의 드레인은 P형 트랜지스터(893)의 드레인 및 P형 트랜지스터(890)의 게이트에 접속되고 있다. 트랜지스터(899)의 드레인은 트랜지스터(893)의 게이트 및 트랜지스터(890)의 드레인 및 P형 트랜지스터(888)의 게이트에 접속된다. 그리고, 트랜지스터(888,887)의 접속점(드레인)을 통해서 신호(PGTn)를 도출한다. 또 이 신호(PGTn)를 P형 트랜지스터(885) 및 N형 트랜지스터(884)의 각 게이트에 입력함으로써 트랜지스터(885,884)의 드레인의 직렬접속을 통해서 데이터(DQn)를 얻을 수 있다.
제13도는 제12도의 구성에 있어서 판독데이타전송을 위한 신호를 발생하는 구성을 도시하는 회로구성도이다. 도면에서의 도시와 같이 신호(XR101)는 다음의 방법으로 얻는다. 즉 노어회로(871)에 신호 /W를 인버터(883)를 통해 입력하는 동시에 신호 /REG101를 직접 및 그 신호 /REG101를 지연회로(875) 및 인버터(882)를 통해 입력한다. 이 노어회로(871)의 출력을 인버터(867,863)를 통해서 취출함으로써 XR101을 얻을 수 있다. 또 신호(XR110)는 다음과 같은 방법으로 얻을 수 있다. 즉 노어회로(870)에 신호 /W를 인버터(881)를 통해 입력하는 동시에 신호 /REG110을 직접 및 그 신호 /REG101을 지연회로(874) 및 인버터(880)를 통해 입력한다. 이 노어회로(870)의 출력을 인버터(866,862)를 통해서 취출함으로써 XR110을 얻는다.
한편, 신호(XR201)는 다음의 방법으로 얻는다. 즉 노어회로(878)에 신호 /W를 인버터(879)를 통해 입력하는 동시에 신호 /REG201을 직접 및 그 신호 /REG201을 지연회로(873) 및 인버터(878)를 통해 입력한다. 이 노어회로(869)의 출력을 인버터(865,861)의 직렬회로를 통해서 취출함으로써 XR201을 얻는다.
또, 신호 XR210은 다음과 같이 얻는다. 즉 노어회로(868)에 신호 /W를 인버터(877)를 통해 입력하는 동시에 신호 /REG210을 직접 및 그 신호 /REG210을 지연회로(872) 및 인버터(876)를 통해 입력한다. 이 노어회로(868)의 출력을 인버터(864,860)를 통해서 취출함으로써 XR210을 얻는다.
제14도는 기록데이타 레지스터의 별도예를 도시하는 회로구성도이다. 도면에서와 같이 이 구성이 제11도의 구성과 다른점은 이하와 같다. 즉 클럭드 인버터(987)의 출력을 신호(REG1)를 클럭으로 하는 클럭드 인버터(859)에 부여한다. 클럭드 인버터(986)의 출력을 신호(REG1)를 클럭으로 하는 클럭드 인버터(858)에 부여한다. 클럭드 인버터(985)의 출력을 신호(REG2)를 클럭으로 하는 클럭드 인버터(857)에 부여한다. 클럭드 인버터(984)의 출력을 신호(REG22)를 클럭으로 하는 클럭드 인버터(856)에 부여한다. 클럭드 인버터(859,857)의 출력을 한개로 정리하여 출력회로(855,854)에 입력하고, 각각 데이터(RWD0n,RWD1n)를 얻도록하고 있다. 클럭드 인버터(858,856)의 출력을 1개로 모아서 출력회로(853,852)에 부여하여 각각 데이터(RWD0n,RWD1n)를 얻도록 한 점에 있다. 참고로 출력회로(855)에 있어서는 클럭드 인버터(859,857)의 출력을 직접 낸드회로(851)와 노어회로(850)에 부여하고, 신호(W01)를 낸드회로(851)에 직접 노어회로(850)에 인버터(849)를 통해 부여하고 있다. P형 트랜지스터(848)의 게이트에 낸드회로(851)의 출력을 부여하고, N형 트랜지스터(847)의 게이트에 노어회로(850)의 출력을 부여하고 있다. 트랜지스터(848,847)의 드레인의 접속점으로부터 데이터(RWD0n)를 출력하도록 구성된다. 또 다른 출력회로(854,853,852)도 동일한 구성을 이루고 있으나 낸드회로, 노어회로에 부여하는 신호가 출력회로(854,853)의 경우는 신호(W10)인 점이 다르다.
제15도는 제14도의 구성에 있어서 신호(W10)와 신호(W10)를 발생하기 위한 구성을 도시한다. 도면의 도시와 같이 어드레스(A0C)는 신호 /REG1을 클럭으로 하는 클럭드 인버터(846)에 입력된다. 클럭드 인버터(846)의 출력은 인버터(844,842)의 직렬/귀환에 의한 자기유지회로를 통해 인버터(840) 및 낸드회로(832)에 부여된다. 인버터(840)의 출력은 낸드회로(833)에 입력된다. 또 낸드회로(833,832)에는 신호(REG1)가 입력된다.
한편, 어드레스(A0C)는 신호 /REG2을 클럭으로 하는 클럭드 인버터(845)에 입력된다. 클럭드 인버터(845)의 출력은 인버터(843,841)의 직렬/귀환에 의한 자기유지회로를 통해서 인버터(839) 및 낸드회로(830)에 부여된다. 인버터(839)의 출력은 낸드회로(831)에 입력된다. 또 낸드회로(831,830)에는 신호(REG2)가 입력된다.
낸드회로(833,831)의 각 출력은 낸드회로(829)에 입력된다. 낸드회로(832,830)의 각 출력은 낸드회로(828)에 입력된다. 그리고 낸드회로(829)의 출력을 인버터(827,825)를 통해서 취출함으로써 신호(W10)를 얻을 수 있다. 낸드회로(828)의 출력을 인버터(826,824)를 통해 취출함으로써 신호(W01)를 얻을 수 있다. 참고로 신호(W01)는 어드레스 /A0에 대응하는 것이고, 신호(W10)는 어드레스 A0에 대응하는 것이다. 그리고 탭 어드레스의 A0에 따라서 각각 신호(W10),(W01)중의 한쪽이 활성화 된다.
이상과 같은 구성을 통해서 컬럼 셀렉트 신호를 사용하여 코어부(5)로부터 데이터를 독출하는 경우에 동일 코어부(5)에 연결되는 컬럼 셀렉트선(CSL0~CSL7)을 한번에 복수개 활성화 할 수 있다. 또 동일 코어부(5)에 연결되는 컬럼 셀렉트선(CLS0-CSL7)을 한번에 복수개 할 경우에 컬럼 셀렉트선(CSL0~CSL7)을 스페어 컬럼 셀렉트선(SCSLACEG)나 (SCSLBDFH)로 치환할 경우에 한번에 세우는 컬럼 셀렉트선(CSL0~CSL7)의 수보다 적은수를 순서대로 스페어 컬럼 셀렉트선(SCSLACEG)이나 (SCSLBDFH)로 치환할 수 있도록 한다. 또, 입력어드레스에 의하여 선택되는 컬럼 디코더(31,32,33,…)이외의 컬럼 디코더도 선택할 수 있다. 또 컬럼 셀렉트선(CSL0~CSL7)을 선택할 때 선택신호를 사이클릭으로 동작시킬 수 있다. 또 이 사이클릭 동작의 경도에 대해서도 자유로이 변경할 수 있다.
이상과 같은 동작의 결과, SDRAM에서 필요한 동작인 시리엘액세스나 랩엑세스를 간단히 실현할 수 있게 되고, 높은 수율을 실현할 수 있는 컬럼계의 회로를 얻을 수 있다.
또한, 본 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게하기 위한 것으로, 본원 발명의 기술 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
이상의 설명과 같이 본 발명에 의하면 코어부의 컬럼을 액세스하는 컬럼 셀렉트선을 한번에 복수개 활성화 하고 노말컬럼을 스페어 컬럼으로 치환할 때는 한번에 세울 수 있는 컬럼 셀렉트선보다 적은 수의 컬럼 셀렉트선을 스페어 컬럼 셀렉트선으로 치환하도록 구성함으로써 SRAM의 기본기능을 간단히 실현할 수가 있고, 컬럼의 구제율을 향상시킬 수 있고, 메모리를 높은 수율로 구성할 수 있다.

Claims (42)

  1. 메모리셀과 해당 컬럼라인간에 전송 및 수신되는 각각의 데이터를 기억시키는 복수의 메모리셀로 구성되고, 노멀 조건하에서 사용되는 노멀 컬럼부가 제공되는 메모리셀 어레이와; 복수의 데이터 라인을 구비하고, 각각의 컬럼라인이 스위치를 통해 데이터 라인에 접속되며, 데이터가 스위치를 통해 데이터 라인과 컬럼라인간에서 전송 및 수신되게 하는 코어부와; 복수의 컬럼 선택라인을 통해 상기 코어부의 스위치에 접속되는 디코더부를 구비하는데, 일정수의 컬럼 선택라인은 컬럼 선택 구동신호에 응답하여 동시에 활성화되고, 각각의 활성화 된 컬럼 선택라인은 스위치를 동작시켜 연관된 컬럼라인과 연관된 데이터 라인을 접속시키고, 상기 디코더부는 부분 디코드 신호에 응답하여 동작하는 부분 디코더에 의해 선택되는 복수의 컬럼 디코더를 포함하고, 상기 선택된 디코더 일정수의 컬럼 선택라인들을 동시에 활성화 하도록 컬럼 선택 구동신호를 디코딩하며; 데이터 라인에 데이터를 입력하고 그리고 데이터 라인으로부터 데이터를 출력하는 입력 및 출력수단을 구비하는데; 페이지 신호가 부분 디코더에 입력될 때, 상기 부분 디코더는 부분 디코드 신호에 기초하여 선택될 수 있는 컬럼 디코더 이외의 컬럼 디코더를 선택할 수 있고; 상기 컬럼 선택 구동신호는 상기 컬럼 디코더에 사이클릭 동작신호로서 인가되어 사이클릭 형태로 일정수의 컬럼 선택라인을 선택함에 따라 일부 컬럼 선택라인 소정 시퀀스로 반복 선택되며; 컬럼 선택 구동신호의 사이클릭 동작모드는 선택될 컬럼 선택라인중 적어도 하나와 상기 컬럼 선택라인의 시퀀스를 변화시키도록 체인지 신호에 따라 제어될 수 있는 것을 특징으로 하는 집적회로장치.
  2. 제1항에 있어서, 상기 출력수단은 소정의 시퀀스에 따라 데이터 라인에 그리고 데이터 라인으로부터 데이터를 전송 및 수신하는 것을 특징으로 하는 집적회로장치.
  3. 제2항에 있어서, 상기 출력수단은 상기 데이터 라인들에 접속된 데이터 버퍼와; 데이터를 입력 및 출력하기 위한 레지스터인 데이터 레지스터를 갖는데, 상기 데이터 버퍼와 데이터 레지스터는 소정 시퀀스로 데이터를 전송 및 수신하도록 구성되는 것을 특징으로 하는 집적회로장치.
  4. 제3항에 있어서, 상기 데이터 레지스터는 소정의 시퀀스로 상기 데이터 버퍼에 그리고 상기 데이터 버퍼로부터 데이터를 전송 및 수신하도록 탭어드레스에 응답하여 동작하는 스크램블러를 추가로 구비한 것을 특징으로 하는 집적회로장치.
  5. 제4항에 있어서, 데이터는 상기 데이터 버퍼의 버퍼부와 레지스터들간에 전송 및 수신되고, 상기 버퍼부는 데이터 버퍼 활성화 신호에 따라 활성화 되는 것을 특징으로 하는 집적회로장치.
  6. 메모리셀과 해당 컬럼라인간에 전송 및 수신되는 각각의 데이터를 기억시키는 복수의 메모리셀로 구성되고, 노멀 조건하에서 사용되는 노멀 컬럼부가 제공되는 메모리셀 어레이와 ; 복수의 데이터 라인을 구비하고, 각각의 컬럼라인이 스위치를 통해 데이터 라인에 접속되며, 데이터가 스위치를 통해 데이터 라인과 컬럼라인간에서 전송 및 수신되게 하는 코어부와; 복수의 컬럼 선택라인을 통해 상기 코어부의 스위치에 접속되는 디코더부를 구비하는데, 일정수의 컬럼 선택라인은 컬럼 선택 구동신호에 응답하여 동시에 활성화되고, 각각의 활성화 된 컬럼 선택라인은 스위치를 동작시켜 연관된 컬럼라인과 연관된 데이터 라인을 접속시키고, 상기 디코더부는 부분 디코드 신호에 응답하여 동작하는 부분 디코더에 의해 선택되는 복수의 컬럼 디코더를 포함하고, 상기 선택된 디코더는 일정수의 컬러 선택라인들을 동시에 활성화 하도록 컬럼 선택 구동신호를 디코딩하며; 데이터 라인에 데이터를 입력하고 그리고 데이터 라인으로부터 데이터를 출력하는 입력 및 출력수단을 구비하는데; 상기 메모리셀 어레이는 스페어 컬럼부의 메모리셀로부터 데이터를 판독하도록 스페어 컬럼라인에 접속되는 스페어 컬럼부를 포함하고, 상기 스페어 컬럼라인은 스페어 컬럼 선택라인에 의해 동작되는 다른 스위치를 통해 데이터 라인에 접속되며; 스페어/노말 판단 결과가 스페어일 때, 그 개수가 노멀조건하에 디코더부에 의해 활성화 되는 컬럼 선택라인의 개수보다 적은 컬럼 선택라인은 스페어 컬럼 선택라인에 의해 대체되며; 페이지 신호가 부분 디코더에 입력될 때, 상기 부분 디코더는 부분 디코드 신호에 기초하여 선택될수 있는 컬럼 디코더 이외의 컬럼 디코더를 선택할 수 있고 ; 상기 컬럼 선택 구동신호는 상기 컬럼 디코더에 사이클릭 동작 신호로서 인가되어 사이클릭 형태로 일정수의 컬럼 선택라인을 선택함에 따라 일부 컬럼 선택라인이 소정 시퀀스로 반복 선택되며 ; 컬럼 선택 구동신호의 사이클릭 동작모드는 선택될 컬럼 선택라인중 적어도 하나와 상기 컬럼 선택라인의 시퀀스를 변화시키도록 체인지신호에 따라 제어될 수 있는 것을 특징으로 하는 집적회로장치.
  7. 제6항에 있어서, 상기 출력수단은 소정의 시퀀스에 따라 데이터 라인에 그리고 데이터 라인으로부터 데이터를 전송 및 수신하는 것을 특징으로 하는 집적회로장치.
  8. 제7항에 있어서, 상기 출력수단은 데이터 라인에 접속된 데이터 버퍼와 ; 데이터를 입력 및 출력하기위한 레지스터인 데이터 레지스터를 갖는데, 상기 데이터 버퍼와 데이터 레지스터는 소정 시퀀스로 데이터를 전송 및 수신하도록 구성되는 것을 특징으로 하는 집적회로장치.
  9. 제8항에 있어서, 상기 데이터 레지스터는 소정의 시퀀스로 데이터 버퍼에 또 데이터 버퍼로부터 데이터를 전송 및 수신하도록 탭어드레스에 응답하여 동작하는 스크램블러를 추가로 구비한 것을 특징으로 하는 집적회로장치.
  10. 제9항에 있어서, 데이터는 상기 데이터 버퍼의 버퍼부와 레지스터들간에 전송 및 수신되고, 상기 버퍼부는 데이터 버퍼 활성화 신호에 따라 활성화 되는 것을 특징으로 하는 집적회로장치.
  11. 집적회로장치내의 컬럼 선택라인 활성화 방법에 있어서, 어느 일정 컬럼 디코더를 선택하도록 부분 디코더 신호에 따라 부분 디코더를 동작시키는 단계와 ; 어느 일정수의 컬럼 선택라인을 선택하도록 선택된 컬럼 디코더에 의해 컬럼 선택 구동신호를 디코드하는 단계와 ; 선택된 컬럼 선택라인에 의해 입력 및 출력수단에 접속되는 데이터 라인에 그리고 데이터 라인으로부터 메모리셀 어레이의 컬럼라인을 접속 및 분리시키도록 스위치를 온시키는 단계를 포함하는데 ; 상기 컬럼 선택 구동신호는 상기 컬럼 디코더에 사이클릭 동작신호로서 인가되어 사이클릭 형태로 일정수의 컬럼 선택라인을 선택함에 따라 일부 컬럼 선택라인이 소정 시퀀스로 반복 선택되고, 선택도리 컬럼 선택라인들이 개수와 시퀀스는 체인지 신호에 따라 컬럼 선택 구동신호의 사이클릭 동작모드를 변화시킴으로써 변화되는 것을 특징으로 하는 집적회로장치내의 컬럼 선택라인 활성화 방법.
  12. 집적회로내의 컬럼 선택라인 활성화 방법에 있어서, 어느 일정수의 컬럼 디코더를 선택하도록 부분 디코드신호에 기초하여 부분 디코더를 동작시키는 단계와 ; 어느 일정수의 컬럼 선택라인을 선택하도록 상기 선택된 컬럼 디코더에 의해 컬럼 선택 구동신호를 디코드하는 단계와 ; 각각의 선택된 컬럼 선택라인에 의해 입력 및 출력수단에 접속되는 데이터 라인에 그리고 데이터 라인으로부터 메모리셀 어레이의 컬럼라인을 접속 및 분리시키도록 스위치를 온시키는 단계를 포함하고 ; 스페어/노말 식별결과가 스페어일 때는, 그 개수가 스페어 컬럼 선택라인에 의해 대체되는 컬럼 선택라인의 개수 이상인 컬럼 선택라인이 선택되고, 컬럼 선택 구동신호가 사이클릭 동작신호로서 컬럼 디코더에 인가되어 사이클릭 형태로 일정 개수의 컬럼 선택라인을 선택함으로써 일부 컬럼 선택라인이 소정의 시퀀스로 반복적으로 선택되며, 선택된 컬럼 선택라인들이 개수와 시퀀스는 체인지 신호에 따라 컬럼 선택 구동신호의 사이클릭 동작모드를 변화시킴으로써 변화되는 것을 특징으로 하는 집적회로장치내의 컬럼 선택라인 활성화 방법.
  13. 각 메모리셀과 해당 컬럼라인간의 전송 및 수신되는 데이터를 기억시키는 복수의 메모리셀된 메모리 셀 어레이와 ; 부분 디코드 신호를 토대로 그중 하나가 선택되고, 이 선택된 부분 디코더는 순차 신호라인을 통해 인접한 다른 부분 디코더에 접속되는 복수의 부분 디코더와 ; 대응하는 부분 디코더에 각각 제공되는 복수의 디코더를 구비하는데, 상기 각각의 디코더들은 상태를 선택하도록 세트되는 대응하는 부분 디코더에 의해 선택되고, 상기 선택된 각각의 디코더들은 복수의 컬럼 구동신호를 디코드해서 소정 개수의 컬럼 라인을 선택하는 것을 특징으로 하는 집적회로장치.
  14. 제13항에 있어서, 각각의 컬럼 선택 구동신호는 로우레벨시 선택신호이고, 하이레벨시 비선택 신호인 것을 특징으로 하는 집적회로장치.
  15. 제13항에 있어서, 페이지 신호가 입력될 때 상기 부분 디코더중 하나는 부분 디코드 신호의 디코드 결과에 따라 선택되고, 선택된 부분 디코더는 순차 신호라인을 통해 접속되는 다른 인접 부분 디코더를 추가로 선택하는 것을 특징으로 하는 집적회로장치.
  16. 제15항에 있어서, 상기 각각의 부분 디코더는 제1앤드로직과 제2앤드로직의 논리적 오아결과에 따라 대응하는 컬럼 디코더를 선택하고, 상기 제1앤드로직은 부분 디코더 신호의 앤드 논리 결과이고, 제2앤드로직은 페이지 신호 및 전단 부분 디코더의 제1앤드로직의 앤드 논리 결과인 것을 특징으로하는 집적회로장치.
  17. 제13항에 있어서, 상기 각각의 디코더는 동시에 2개의 컬럼 선택라인을 선택하는 것을 특징으로 하는 집적회로장치.
  18. 제17항에 있어서, 상기 각각의 디코더가 동시에 2개의 컬럼 선택라인을 선택함으로써 4개의 컬럼 라인이 동시에 선택되는 것을 특징으로 하는 집적회로장치.
  19. 제13항에 있어서, 대응하는 컬럼라인에 따라 데이터를 전송 및 수신하기 위한 복수의 데이터 라인을 추가로 구비하는데, 각각의 데이터 라인과 각각의 대응하는 컬럼라인은 대응하는 스위칭 수단을 통해 접속되고, 상기 각각의 디코더는 컬럼 선택 구동신호의 디코드 결과에 따라 출력라인으로서 컬럼 선택라인을 선택하며, 상기 선택된 컬럼 선택라인은 대응하는 스위칭 수단을 동작시키는 것을 특징으로 하는 집적회로장치.
  20. 제19항에 있어서, 상기 데이터 라인은 4비트로 배열되는 것을 특징으로 하는 집적회로장치.
  21. 제19항에 있어서, 상기 데이터 라인은 데이터 라인이 어느 요구되는 시퀀스로 데이터 입력/출력단자에 접속될 수 있도록 하는 방법으로 스크램블 회로를 통해 데이터 입력/출력단자에 접속되는 것을 특징으로 하는 집적회로장치.
  22. 제19항에 있어서, 컬럼 선택 구동신호의 비트수는 데이터 라인의 비트수보다 적은 것을 특징으로 하는 집적회로장치.
  23. 제19항에 있어서, 컬럼 선택 구동신호의 비트수는 8이고, 데이터 라인의 비트수는 4인 것을 특징으로 하는 집적회로장치.
  24. 제19항에 있어서, 상기 각각의 컬럼 선택라인은 2개의 브렌치된 컬럼 선택라인으러 브랜치되고, 각각의 브렌치된 컬럼 선택라인은 상기 각각의 수위칭 수단을 동작 및 정지시키는 것을 특징으로 하는 집적회로장치.
  25. 제19항에 있어서, 상기 각각의 컬럼 디코더는 대응하는 부분 디코더의 출력의 논리적 결과와, 각각의 컬럼 선택 구동신호르 적어도 2개의 인버터를 통해 상기 각각의 컬럼 선택라인에 전송하는 것을 특징으로 하는 집적회로장치.
  26. 제19항에 있어서, 각각의 컬럼 선택 구동신호는 로우레벨시는 선택신호이고, 하이레벨시는 비선택신호인 것을 특징으로 하는 집적회로장치.
  27. 제19항에 있어서, 페이지 신호가 입력되면, 상기 부분 디코더중 하나는 부분 디코드 신호의 디코드 결과에 따라 선택되고, 상기 선택된 부분 디코더는 순차 신호라인을 통해 접속된 다른 인접 부분 디코더를 추가로 선택하는 것을 특징으로 하는 집적회로장치.
  28. 제27항에 있어서, 상기 각각의 부분 디코더는 제1앤드로직과 제2앤드로직의 논리적 오아결과에 따라 대응하는 컬럼 디코더를 선택하는데, 상기 제1앤드로직은 부분 디코더 신호의 앤드로직의 결과이고, 제2앤드로직은 페이지 신호 및 전단 부분 디코더의 제1앤드로직의 앤드로직의 결과인 것을 특징으로 하는 집적회로장치.
  29. 제19항에 있어서 상기 각각의 디코더는 동시에 2개의 컬럼 선택라인을 선택하는 것을 특징으로 하는 집적회로장치.
  30. 제29항에 있어서, 상기 각각의 디코더가 동시에 2개의 컬럼 선택라인을 선택함으로써 4개의 컬럼라인이 동시에 선택되는 것을 특징으로 하는 집적회로장치.
  31. 각각의 메모리셀과 대응하는 컬럼라인간에 전송 및 수신되는 데이터를 기억시키는 복수의 메모리셀로 구성된 메모리셀 어레이와 ; 부분 디코더중 하나는 부분 디코드 신호에 기초하여 선택되고, 선택된 부분 디코더는 순차 신호라인을 통해 인접한 다른 부분 디코더에 접속되는 복수의 부분 디코더와 ; 대응하는 부분 디코더가 각각 설치되는 복수의 디코더를 구비하는데, 상기 각각의 디코더는 대응하는 부분 디코더가 세트되어 상태를 선택할 때 대응하는 부분 디코더에 의해 선택되고, 상기 각각의 선택된 디코더는 소정 개수의 컬럼라인을 선택하도록 복수의 컬럼 선택 구동신호를 디코드하며 ; 상기 부분 디코더중 하나는 부분 디코드 신호의 디코드 결과에 기초하여 선택되고, 선택된 부분 디코더는 순차 신호라인을 통해 접속된 다른 인접 부분 디코더를 추가로 선택하는 것을 특징으로 하는 집적회로장치.
  32. 제31항에 있어서, 상기 각각의 부분 디코더는 제1앤드로직 및 제2앤드로직의 논리적 오아에 따라 대응하는 컬럼 디코더를 선택하는데, 상기 제1앤드로직은 부분 디코더 신호의 앤드 논리 결과이고, 상기 제2앤드로직은 페이지 신호 및 전단부분 디코더의 제1앤드 논리의 앤드 논리 결과인 것을 특징으로 하는 집적회로장치.
  33. 제31항에 있어서, 대응하는 컬럼라인을 이용해 데이터를 전송 및 수신하는 복수의 데이터 라인을 추가로 구비하는데, 각각의 데이타 라인과 각각의 해당컬럼라인은 스위칭 수단을 통해 접속되고, 상기 각각의 디코더는 컬럼 선택 구동신호의 디코드 결과에 기초하여 출력 라인으로서 컬럼 선택라인을 선택하며, 선택된 컬럼 선택라인은 대응하는 컬럼 스위칭 수단을 동작시키는 것을 특징으로 하는 집적회로장치.
  34. 제33항에 있어서, 상기 데이타 라인은 4비트로 배열되는 것을 특징으로 하는 집적회로장치.
  35. 제33항에 있어서, 상기 데이타 라인들이 어떠한 요구되는 시퀀스로 데이터 입력/출력단자에 접속될 수 있는 방법으로 스크램블 회로를 통해 데이터 입력/출력단자에 접속되는 것을 특징으로 하는 집적회로장치.
  36. 제33항에 있어서, 컬럼 선택 구동신호의 비트수는 상기 데이터 라인의 비트수보다 적은 것을 특징으로 하는 집적회로장치.
  37. 제33항에 있어서, 컬럼 선택 구동신호의 비트수는 8이고, 데이터 라인의 비트수는 4인 것을 특징으로 하는 집적회로장치.
  38. 제33항에 있어서, 상기 각각의 컬럼 선택라인은 2개의 브렌치된 컬럼 선택라인으로 브렌치되고, 각각 브렌치된 컬럼 선택라인은 상기 스위칭 수단을 동작 및 정지시키는 것을 특징으로 하는 집적회로장치.
  39. 제33항에 있어서, 상기 각각의 컬럼 디코더는 대응하는 부분 디코더의 출력과 컬럼 선택 구동신호 각각의 논리적 결과를 적어도 2개의 인버터를 통해 상기 각각의 컬럼 선택라인에 전송하는 것을 특징으로 하는 집적회로장치.
  40. 제33항에 있어서, 상기 각각의 컬럼 선택 구동신호는 로우레벨시는 선택신호이고, 하이레벨시는 비선택신호인 것을 특징으로 하는 집적회로장치.
  41. 제33항에 있어서, 상기 각각의 디코더는 동시에 2개의 컬럼 선택라인을 선택하는 것을 특징으로 하는 집적회로장치.
  42. 제41항에 있어서, 상기 각각의 디코더가 동시에 2개의 컬럼 선택라인을 선택함으로써 4개의 컬럼라인이 동시에 선택되는 것을 특징으로 하는 집적회로장치.
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