JP3693369B2 - 不揮発性メモリ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、大容量化されたマスクＲＯＭ（リード・オンリ・メモリ）等の不揮発性メモリに関するものである。
【０００２】
【従来の技術】
図２は、従来の不揮発性メモリを説明する回路図であり、この図２中の（ｉ）〜（iii)は、不揮発性メモリのアドレスバッファとプリデコーダとＸデコーダとをそれぞれ示している。
図２ではアドレスバッファとプリデコーダとＸデコーダは、それぞれ１つずつ示されているが、実際の不揮発性メモリにはメモリセルに対応して複数設けられている。アドレスバッファは、ＴＴＬレベルの入力アドレスＡNiとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート１を有し、ＮＡＮＤゲート１の出力側には２個のインバータ２，３が直列に接続されている。インバータ３の出力は２つに分岐され、その一方がインバータ４に入力されて他方がインバータ５に入力されている。インバータ５の出力側がインバータ６に接続され、各インバータ４，６からは相補的な論理レベルのアドレスＡN ，ＡN/がそれぞれ出力される構成である。
【０００３】
各プリデコーダは、複数のアドレスバッファの出力である例えばアドレスＡN-1 ，ＡN ，ＡN+1 あるいはＡN-1/，ＡN/，ＡN+1/等を入力するＮＡＮＤゲート７を備え、ＮＡＮＤゲート７の出力側にはインバータ８を設けている。各プリデコーダは、Ｘデコーダを制御する制御信号Ａ，ＢあるいはＣをそれぞれ生成するものである。各Ｘデコーダは制御信号Ａ，Ｂを入力とするＮＡＮＤゲート９を有し、ＮＡＮＤゲート９の出力側には２個のインバータ１０，１１が直列に接続されている。さらに、Ｘデコーダはメモリセルに対応したワード線Ｗを駆動するための２個のトランジスタＴｒ１，Ｔｒ２を備えている。トランジスタＴｒ１，Ｔｒ２は、それぞれＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳという。）とＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳという。）で構成されている。各トランジスタＴｒ１，Ｔｒ２のゲートには共通にプリデコーダ出力の制御信号Ｃが入力されている。トランジスタＴｒ１のソースは“Ｈ”レベルの電源に接続され、トランジスタＴｒ１，Ｔｒ２のドレイン同士が接続されている。トランジスタＴｒ２のソースがインバータ１１の出力端子に接続されている。
【０００４】
次に、図２の構成の不揮発性メモリの動作を説明する。
チップイネーブル信号ＣＥの論理レベルはチップスタンバイのとき、“Ｌ”であり、アクティブのとき“Ｈ”となる。チップスタンバイのときＮＡＮＤゲート１にレベルが“Ｌ”の信号ＣＥを入力することで、アドレスバッファから出力されるアドレスＡN ，ＡN/のレベルが“Ｌ”及び“Ｈ”に固定される。これにより、プリデコーダからの制御信号Ｃのレベルが“Ｈ”とされたＸデコーダでは、ワード線Ｗのレベルが“Ｌ”に引かれ、１本のワード線Ｗのみが選択された状態となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性メモリにおいては、次のような課題があった。マスクＲＯＭの大容量化に伴って設計基準が変更され、トランジスタＴｒ２におけるゲート長が縮小されている。そのため、ワード線Ｗが非選択状態（即ち、制御信号Ｃのレベルが“Ｌ”）であって、インバータ１１の出力が“Ｌ”であるとき、トランジスタＴｒ２において、ショートチャネル効果により、スタンバイ時にリークが起こってワード線Ｗに電流が流れる可能性がある。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明の不揮発性メモリでは、複数のアドレスバッファと、複数のプリデコーダと、複数のワード線選択用のデコーダとを備えている。
前記複数のアドレスバッファは、ワード線に接続された不揮発性メモリセルを選択するためのアドレス信号が入力されると、チップイネーブル信号の論理レベルに応じて、第１の論理レベルとこれよりもレベルの高い第２の論理レベルとからなる相補的な論理レベルのアドレス出力信号及び反転アドレス出力信号をそれぞれ出力するものである。前記複数のプリデコーダは、前記複数のアドレスバッファから出力されるアドレス出力信号又は反転アドレス出力信号をそれぞれプリデコードして前記第１又は第２の論理レベルの制御信号をそれぞれ出力するものである。
前記複数のワード線選択用のデコーダは、前記制御信号をデコードしてデコード結果をデコードノードへ出力するデコード部と、インバータとをそれぞれ有している。前記各インバータは、電源と前記デコードノードとの間に出力ノードを介して直列に接続されたＰＭＯＳ及びＮＭＯＳにより構成され、このＰＭＯＳ及びＮＭＯＳのゲートが入力ノードに共通に接続されている。前記インバータの入力ノードには、前記第１又は第２の論理レベルの制御信号が与えられ、さらに、前記インバータの出力ノードに、前記ワード線が接続されている。
そして、本発明では、前記チップイネーブル信号に基づき、スタンバイ時に前記複数のデコーダにおける前記デコードノードの論理レベルを前記出力ノードの論理レベルと同一の前記第２の論理レベルに設定するレベル設定手段を設けている。
【０００７】
【作用】
本発明によれば、アドレス信号が入力され、チップイネーブル信号によりアドレスバッファが活性化されると、そのアドレス信号がアドレスバッファに取り込まれ、該アドレスバッファからアドレス出力信号及び反転アドレス出力信号が出力される。これらのアドレス出力信号又は反転アドレス出力信号は、プリデコーダによりプリデコードされ、該プリデコーダから第１又は第２の論理レベルの制御信号が出力される。出力された制御信号は、デコーダ内のデコード部によりデコードされると共に、該制御信号によりインバータの動作が制御され、そのデコード結果によりワード線が選択されて活性化され、該ワード線に接続されたメモリセルから記憶データが読み出される。スタンバイ時には、レベル設定手段により、デコードノードの論理レベル、あるいはデコードノードと出力ノードの論理レベルが制御され、デコードノードとワード線とが共に第２の論理レベルになる。これにより、インバータ内のＮＭＯＳのドレイン・ソース間の電位レベルの差がなくなり、スタンバイ時においてインバータ内のＮＭＯＳのショートチャネル効果によるリークの発生が抑制される。
【０００８】
【実施例】
（第１の実施例）
図１は、本発明の第１の実施例の不揮発性メモリを説明する図であり、この図１中の（ｉ）〜（iii)は、不揮発性メモリにおけるのアドレスバッファとプリデコーダとＸデコーダとをそれぞれ示している。
図１では、アドレスバッファとプリデコーダとＸデコーダがそれぞれ１つずつ示されているが、それらは実際の不揮発性メモリではメモリセルに対応して複数設けられるものである。本実施例では図２と異なり、アドレスバッファのうちの特定のアドレスバッファのみの最終段にチップイネーブル信号ＣＥを入力する構成としている。その特定のアドレスバッファは、アドレス信号であるＴＴＬレベルの入力アドレスＡNiとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート１１を有し、このＮＡＮＤゲート１１の出力側には２個のインバータ１２，１３が接続されている。インバータ１３の出力は２つに分岐され、その一方がインバータ１４に入力され、他方が２入力のＮＡＮＤゲート１５の一方の入力端子に接続されている。ＮＡＮＤゲート１５の他方の入力端子には信号ＣＥが入力され、ＮＡＮＤゲート１５の出力端子はインバータ１６に接続されている。これらのＮＡＮＤゲート１５及びインバータ１６により、レベル設定手段が構成されている。
【０００９】
各プリデコーダは、従来の図２とほぼ同様に、Ｘデコーダを制御する制御信号Ａ，Ｂ＊あるいはＣをそれぞれ生成するものであり、複数のアドレスバッファから出力されるアドレス出力信号であるアドレスＡN-1 ，ＡN ，ＡN+1 、あるいは反転アドレス出力信号である反転アドレスＡN-1/，ＡN/，ＡN+1/等を入力するＮＡＮＤゲート１７を有している。ＮＡＮＤゲート１７の出力側には、インバータ１８が接続されている。
各Ｘデコーダは、制御信号Ａ，Ｂ＊を入力するＮＡＮＤゲート１９を有し、このＮＡＮＤゲート１９の出力側に、２個のインバータ２０，２１が直列に接続されている。これらのＮＡＮＤゲート１９及びインバータ２０，２１により、デコード部が構成されている。このＸデコーダも従来の図２と同様に、不揮発性メモリセルが接続されたワード線Ｗを駆動するためのＰＭＯＳ２２及びＮＭＯＳ２３からなるインバータを備えている。各ＰＭＯＳ２２及びＮＭＯＳ２３のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Ｃが入力される。ＰＭＯＳ２２のソースは第２の論理レベルの“Ｈ”となる電源電位に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士がインバータの出力ノードに接続されている。インバータの出力ノードには、ワード線Ｗが接続されている。ＮＭＯＳ２３のソース側のデコードノードは、インバータ２１の出力端子に接続されている。
【００１０】
次に、図１に示されたアドレスバッファとプリデコーダとＸデコーダとを備えた不揮発性メモリの動作を説明する。
複数のアドレスバッファは従来と同様に、入力アドレスＡNiとチップイネーブル信号ＣＥとから相補的な論理レベルのアドレスＡN ，ＡN/を出力する。しかしながら、図１に示された特定のアドレスバッファのみは、チップイネーブル信号ＣＥが無効のとき、つまり信号ＣＥの論理レベルが第１の論理レベルの“Ｌ”のとき、共に“Ｌ”レベルのアドレスＡN ，ＡN/を出力する。これにより、プリデコーダが“Ｌ”レベルの制御信号Ｂ＊を出力し、チップスタンバイ時に対応するすべてのＸデコーダにおけるインバータ２１の出力側のデコードノードを“Ｈ”とすることができる。即ち、スタンバイ時におけるすべてのＮＭＯＳ２３のソース側のデコードノードのレベルが、“Ｈ”レベルのワード線Ｗと同じレベルに固定される。そのため、各ワード線Ｗを駆動するためにＰＭＯＳ２２及びＮＭＯＳ２３のゲートに“Ｈ”レベル又は“Ｌ”レベルの制御信号Ｃが入力されても、すべてのワード線Ｗのレベルは“Ｈ”レベルに固定される。
以上のように、本実施例では、信号ＣＥの論理レベルが“Ｌ”のとき、共に“Ｌ”レベルのアドレスＡN ，ＡN/を出力する特定のアドレスバッファを設けているので、チップスタンバイ時にインバータ２１の出力を“Ｈ”に固定する。プリデコーダからの制御信号Ｃのレベルが“Ｌ”であっても“Ｈ”であっても、すべてのワード線Ｗの論理レベルをチップスタンバイ時に常に“Ｈ”にする。そのため、チップスタンバイ時にＮＭＯＳ２３のドレインとソースは常に“Ｈ”となり、リークを防止できる。
【００１１】
（第２の実施例）
図３は、本発明の第２の実施例の不揮発性メモリを説明する図であり、プリデコーダが示されている。
本実施例は、アドレスバッファの後のプリデコーダを図２と異なる構成にしている。このプリデコーダは、論理回路で構成されたレベル設定手段としての機能を有し、ゲート回路であるＮＯＲゲート３１を備え、このＮＯＲゲート３１の出力側に、２個のインバータ３２，３３が直列に接続されている。ＮＯＲゲート３１には、アドレスバッファから出力されたアドレス出力信号であるアドレスＡN-1 ，ＡN ，ＡN+1 と、チップイネーブル信号ＣＥに対して相補的な反転チップイネーブル信号ＣＥ／とが入力される。
図３のプリデコーダにおいて、反転チップイネーブル信号ＣＥ／の論理レベルが第２の論理レベルの“Ｈ”のとき、即ち、チップスタンバイ時に、ＮＯＲゲート３１の出力はアドレスＡN-1 ，ＡN ，ＡN+1 にかかわらず第１の論理レベルの“Ｌ”に固定され、プリデコーダから出力される制御信号Ｅの論理レベルが“Ｌ”に固定される。この制御信号Ｅを後段のＸデコーダのＮＡＮＤゲート１９に入力すると、インバータ２１の出力の論理レベルが“Ｈ”に固定される。
以上のように、本実施例では、論理回路を構成するゲート回路であるＮＯＲゲート３１をプリデコーダに設け、チップスタンバイ時のインバータ２１の出力レベルを“Ｈ”に固定している。そのため、第１の実施例と同様に、インバータ内のＮＭＯＳ２３のソースのレベルを“Ｈ”に固定することができ、リークの発生を防止できる。
【００１２】
（第３の実施例）
図４は、本発明の第３の実施例の不揮発性メモリを説明する図であり、プリデコーダが示されている。
本実施例は第２の実施例と同様に、アドレスバッファの後のプリデコーダを図２と異なる構成にしたものであり、第２の実施例を変形したものである。このプリデコーダは、論理回路で構成されたレベル設定手段としての機能を有し、ゲート回路であるＮＡＮＤゲート４１を備え、このＮＡＮＤゲート４１の出力側に、インバータ４２が接続されている。ＮＡＮＤゲート４１には、アドレスバッファから出力されたアドレス出力信号であるアドレスＡN-1 ，ＡN ，ＡN+1 と、チップイネーブル信号ＣＥとが入力される。
図４のプリデコーダでは、チップイネーブル信号ＣＥの論理レベルが第１の論理レベルの“Ｌ”のとき、即ち、チップスタンバイ時にＮＡＮＤゲート４１の出力のレベルはアドレスＡN-1 ，ＡN ，ＡN+1 にかかわらず第２の論理レベルの“Ｈ”に固定され、プリデコーダから出力される制御信号Ｆの論理レベルが“Ｌ”に固定される。この制御信号Ｆを後段のＸデコーダのＮＡＮＤゲート１９に入力すると、インバータ２１の出力の論理レベルが“Ｈ”に固定される。
以上のように、本実施例では、論理回路を構成するゲート回路であるＮＡＮＤ４１をプリデコーダに設けているので、第２の実施例と同様に、インバータ内のＮＭＯＳ２３のソースの論理レベルを“Ｈ”に固定することができ、リークの発生を防止できる。その上、第２の実施例のＮＯＲゲート３１に代えてＮＡＮＤゲート４１を設け、反転チップイネーブル信号ＣＥ／の代わりにチップイネーブル信号ＣＥを取り込んでいるので、トランジスタの相互インダクタンス効果により、第２の実施例に比べて、よりスピードアップが図れ、トランジスタの数も削減できる。
【００１３】
（第４の実施例）
図５は、本発明の第４の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例では、Ｘデコーダを図２と異なる構成にしている。このＸデコーダは、プリデコーダからの制御信号Ａ，Ｂを入力するＮＡＮＤゲート５１と、このＮＡＮＤゲート５１の出力側に直列接続された２個のインバータ５２，５３とを有している。インバータ５３の出力端子には、ゲート回路である２入力ＮＯＲゲート５４の一方の入力端子が接続され、このＮＯＲゲート５４の他方の入力端子に、反転チップイネーブル信号ＣＥ／が入力される。ＮＯＲゲート５４の出力端子には、インバータ５５が接続されている。これらのＮＡＮＤゲート５１、インバータ５２，５３、ＮＯＲゲート５４及びインバータ５５により、Ｘデコーダのデコード部が構成されている。
図５のＸデコーダも図１と同様に、２個のトランジスタのＰＭＯＳ２２及びＮＭＯＳ２３で構成されるインバータを備えている。ＰＭＯＳ２２のゲート及びＮＭＯＳ２３のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Ｃが入力される。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が出力ノードに接続され、この出力ノードがワード線Ｗに接続されている。ＮＭＯＳ２３のソースが、インバータ５５の出力側のデコードノードに接続されている。
図５のＸデコーダでは、チップスタンバイ時に、ＮＯＲゲート５４に入力される反転チップイネーブル信号ＣＥ／の論理レベルが第２の論理レベルの“Ｈ”となり、そのＮＯＲゲート５４の出力が第１の論理レベルの“Ｌ”に固定される。そのため、ＮＭＯＳ２３のソースの論理レベルが、チップスタンバイ時に常に“Ｈ”に固定される。
以上のように、本実施例では、Ｘデコーダにゲート回路であるＮＯＲゲート５４を設け、ＮＭＯＳ２３のソースの論理レベルを、チップスタンバイ時に“Ｈ”に固定している。そのため、第１の実施例と同様に、チップスタンバイ時にＮＭＯＳ２３のドレインとソースは常に共に“Ｈ”となり、リークの発生を防止できる。その上、図２で示した従来例のアドレスバッファ、プリデコーダには何も加えることを必要とせず、トランジスタの数を減じることが可能となっている。
【００１４】
（第５の実施例）
図６は、本発明の第５の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例は第４の実施例と同様に、Ｘデコーダを図２と異なる構成にしたものであり、第４の実施例を変形させたものである。このＸデコーダは、プリデコーダからの制御信号Ａ，Ｂを入力するＮＡＮＤゲート６１と、このＮＡＮＤゲート６１の出力端子に接続されたインバータ６２とを有している。インバータ６２の出力端子には、ゲート回路である２入力ＮＡＮＤゲート６３の一方の入力端子が接続され、このＮＡＮＤゲート６３の他方の入力端子に、チップイネーブル信号ＣＥが入力される。これらのＮＡＮＤゲート６１、インバータ６２及びＮＡＮＤゲート６３により、Ｘデコーダのデコード部が構成されている。
図６のＸデコーダも図１及び図５と同様に、２個のトランジスタのＰＭＯＳ２２及びＮＭＯＳ２３で構成されるインバータを備えている。各ＰＭＯＳ２２及びＮＭＯＳ２３のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Ｃが入力される。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が、インバータの出力ノードに接続され、この出力ノードにワード線Ｗが接続されている。ＮＭＯＳ２３のソースは、ＮＡＮＤゲート６３の出力側のデコードノードに接続されている。
この図６のＸデコーダでは、チップスタンバイ時にＮＡＮＤゲート６３に入力されるチップイネーブル信号ＣＥの論理レベルが第１の論理レベルの“Ｌ”となり、そのＮＡＮＤゲート６３の出力の論理レベルが第２の論理レベルの“Ｈ”に固定される。そのため、ＮＭＯＳ２３のソースの論理レベルが、チップスタンバイ時に“Ｈ”に固定される。
以上のように、本実施例では、第４の実施例に対してＮＯＲゲート５４の代わりにＮＡＮＤゲート６３を設け、チップイネーブル信号ＣＥをそのＮＡＮＤゲート６３に入力している。そのため、第４の実施例と同様に、リークの発生を防止できると共に、インバータ５２を省略できる。そのため、第４の実施例よりもスピードアップを実現でき、かつ、トランジスタの数を減じることができる。
【００１５】
（第６の実施例）
図７は、本発明の第６の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例では、チップイネーブル信号ＣＥのレベルが無効のとき、即ち、チップスタンバイ時には、ワード線Ｗと、ＮＭＯＳ２３のソースに接続されたデコードノード側のソース線Ｓとを、強制的に第２の論理レベルの“Ｈ”にする構成にしている。
このＸデコーダは、プリデコーダの出力する制御信号Ｃとチップイネーブル信号ＣＥを入力するＮＡＮＤゲート７１と、このＮＡＮＤゲート７１の出力端子に接続されたインバータ７２とを備えている。インバータ７２の出力端子は、ＰＭＯＳ２２及びＮＭＯＳ２３からなるインバータのゲート側の入力ノードに接続されている。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が、インバータの出力ノードに接続されている。出力ノードにはワード線Ｗが接続され、このワード線Ｗに図示しないメモリセルが接続されている。ＮＭＯＳ２３のソースは、デコードノード側のソース線Ｓに接続されている。ソース線Ｓとワード線Ｗの近端側には、第１のＭＯＳトランジスタであるＰＭＯＳ７３のドレインと、第２のＭＯＳトランジスタであるＰＭＯＳ７４のドレインとが、それぞれ接続されている。各ＰＭＯＳ７３，７４のゲートにはチップイネーブル信号ＣＥが入力され、各ＰＭＯＳ７３，７４のソースが電源電位の“Ｈ”レベルに接続されている。
これらのＮＡＮＤゲート７１及びインバータ７２からなる論路回路と、第１のＭＯＳトランジスタであるＰＭＯＳ７３と、第２のＭＯＳトランジスタであるＰＭＯＳ７４とにより、レベル設定手段が構成されている。
図７のＸデコーダでは、チップイネーブル信号ＣＥの論理レベルが“Ｌ”のとき、ワード線Ｗ及びソース線Ｓの論理レベルがＰＭＯＳ７３，７４によって強制的に第２の論理レベルの“Ｈ”にされる。このとき、ＮＡＮＤゲート７１の出力は“Ｈ”となっており、ＰＭＯＳ２２とＮＭＯＳ２３のゲートの電位は第１の論理レベルの“Ｌ”となっている。よって、ワード線Ｗの論理レベルは“Ｈ”を保つ。
以上のように、本実施例においても、チップスタンバイ時にワード線ＷのレベルとＮＭＯＳ２３のソースの論理レベルを第２の論理レベルの“Ｈ”に固定するので、第１の実施例と同様、リークの発生を防止できる。その上、ＰＭＯＳ７３，７４は信号ＣＥのレベルを直接ゲートに入力し、ソース線Ｓの論理レベルを“Ｈ”に固定するので、チップイネーブル動作のメモリセルに対するアクセスが第１の実施例に比べて速くなる。
【００１６】
（第７の実施例）
図８は、本発明の第７の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例は第６の実施例を変形したもので、チップイネーブル信号ＣＥのレベルが無効のとき、即ち、チップスタンバイ時には、ワード線Ｗと、ＮＭＯＳ２３のソースに接続されたデコードノード側のソース線Ｓとを、強制的に第２の倫理レベルの“Ｌ”にする構成になっている。
このＸデコーダは、プリデコーダから出力される制御信号Ｃとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート８１を備えている。ＮＡＮＤゲート８１の出力端子は、ＰＭＯＳ２２とＮＭＯＳ２３で構成されるインバータのゲート側の入力ノードに接続されている。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が、インバータの出力ノードに接続されている。出力ノードにはワード線Ｗが接続され、このワード線Ｗに図示しないメモリセルが接続されている。ＮＭＯＳ２３のソースは、デコードノード側のソース線Ｓに接続されている。ソース線Ｓとワード線Ｗの近端側には、第１のＭＯＳトランジスタであるＮＭＯＳ８２のドレインと、第２のＭＯＳトランジスタであるＮＭＯＳ８３のドレインとが、それぞれ接続されている。各ＮＭＯＳ８２，８３のゲートには反転チップイネーブル信号ＣＥ／が入力され、各ＮＭＯＳ８２，８３のソースが“Ｌ”レベルの接地電位に接続されている。
これらの論理回路であるＮＡＮＤゲート８１と、第１のＭＯＳトランジスタであるＮＭＯＳ８２と、第２のＭＯＳトランジスタであるＮＭＯＳ８３とにより、レベル設定手段が構成されている。
図８のＸデコーダでは、信号ＣＥ／の論理レベルが“Ｈ”のとき、ワード線Ｗ及びソース線Ｓの論理レベルがＮＭＯＳ８２，８３によって強制的に第２の倫理レベルの“Ｌ”にされる。このとき、ＮＡＮＤゲート８１の出力は第１の倫理レベルの“Ｈ”となっており、ＰＭＯＳ２２とＮＭＯＳ２３のゲートの電位は“Ｈ”となっている。よって、ワード線Ｗの論理レベルは“Ｌ”を保つ。
以上のように、本実施例においては、チップスタンバイ時にワード線Ｗの論理レベルとＮＭＯＳ２３のソースの論理レベルを第２の倫理レベルの“Ｌ”に固定するので、ＮＭＯＳ２３のソースとドレインのレベルに差がなくなり、リークの発生を防止できる。その上、ＮＭＯＳ８２，８３は信号ＣＥ／のレベルを直接ゲートに入力し、ワード線Ｗのレベルを高速に“Ｌ”に固定するので、チップイネーブル動作のメモリセルに対するアクセスが速い。さらに、チップスタンバイ時にＰＭＯＳ２２とＮＭＯＳ２３のゲートに第１の倫理レベルの“Ｈ”を入力するように、ＮＡＮＤゲート８１で“Ｈ”を出力するので、インバータ７２を省略できる。そのため、第６の実施例に対してスピードアップとトランジスタ数の低減を図れる。
【００１７】
（第８の実施例）
図９は、本発明の第８の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
第６及び第７の実施例では、ワード線Ｗ又はソース線Ｓの論理レベルを強制的に設定する第１及び第２のＭＯＳトランジスタを近端に設けていたが、本実施例では遠端に設けている。
図９のＸデコーダは、プリデコーダから出力される制御信号Ｃとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート９１を備えている。ＮＡＮＤゲート９１の出力端子は、ＰＭＯＳ２２とＮＭＯＳ２３で構成されるインバータのゲート側の入力ノードに接続されている。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が出力ノードに接続されている。出力ノードには、図示しないメモリセルが接続されたワード線Ｗが接続されてい る。ＮＭＯＳ２３のソースは、デコードノード側のソース線Ｓに接続されている。
ワード線Ｗとソース線Ｓの遠端側には、第１のＭＯＳトランジスタであるＮＭＯＳ９２のドレインと、第２のＭＯＳトランジスタであるＮＭＯＳ９３のドレインとがそれぞれ接続さている。各ＮＭＯＳ９２，９３のゲートには反転チップイネーブル信号ＣＥ／が入力され、この各ＮＭＯＳ９２，９３のソースが“Ｌ”レベルの接地電位に接続されている。
これらの論理回路であるＮＡＮＤゲート９１と、第１のＭＯＳトランジスタであるＮＭＯＳ９２と、第２のＭＯＳトランジスタであるＮＭＯＳ９３とにより、レベル設定手段が構成されている。
図９のＸデコーダを有する不揮発性メモリでは、第７の実施例と同様の動作をするが、ＮＭＯＳ９２，９３がソース線Ｓとワード線Ｗの遠端側に接続されているので、チップイネーブル信号ＣＥがＸデコーダに対して遠端側から入力されるような構成の場合に、アクセススピードが速くなる。
【００１８】
（第９の実施例）
図１０は、本発明の第９の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例では、ソース線Ｓとワード線Ｗにおける近端側と遠端側の両方に、ソース線Ｓとワード線Ｗの論理レベルを強制的に固定設定する第１〜第４のＭＯＳトランジスタを設けている。
このＸデコーダは、プリデコーダから出力される制御信号Ｃとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート１０１を備えている。ＮＡＮＤゲート１０１の出力端子は、ＰＭＯＳ２２とＮＭＯＳ２３で構成されるインバータのゲート側の入力ノードに接続されている。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が出力ノードに接続されている。出力ノードには、図示しないメモリセルが接続されたワード線Ｗが接続されている。ＮＭＯＳ２３のソースは、デコードノード側のソース線Ｓに接続されている。
ワード線Ｗとソース線Ｓの近端側には、第１のＭＯＳトランジスタであるＮＭＯＳ１０２のドレインと、第３のＭＯＳトランジスタであるＮＭＯＳ１０３のドレインとが、それぞれ接続されている。各ＮＭＯＳ１０２，１０３のゲートには反転チップイネーブル信号ＣＥ／が入力され、この各ＮＭＯＳ１０２，１０３のソースが“Ｌ”レベルの接地電位に接続されている。さらに、ワード線Ｗとソース線Ｓの遠端側には、第２のＭＯＳトランジスタであるＮＭＯＳ１０４のドレインと、第４のＭＯＳトランジスタであるＮＭＯＳ１０５のドレインとが、それぞれ接続されている。各ＮＭＯＳ１０４，１０５のゲートには反転チップイネーブル信号ＣＥ／が入力され、この各ＮＭＯＳ１０４，１０５のソースが“Ｌ”レベルの接地電位に接続されている。
これらの論理回路であるＮＡＮＤゲート１０１と、第１、第２のＭＯＳトランジスタであるＮＭＯＳ１０２，１０４と、第３、第４のＭＯＳトランジスタであるＮＭＯＳ１０３，１０５とにより、レベル設定手段が構成されている。
【００１９】
本実施例における動作は、第７及び第８の実施例と同じであるが、ワード線Ｗとソース線Ｓにおける近端側と遠端側の両方に、レベルを強制的に固定するＮＭＯＳ１０２〜１０５を設けているので、ワード線Ｗの長さに関係なく近端側と遠端側の両方を同等のスピードで“Ｌ”の論理レベルに設定できる。この事は、結果的にチップイネーブルに対するアクセススピードを速くすることになる。
なお、本発明は、上記実施例に限定されず種々の変形が可能である。本発明では、オン状態となることで不揮発性メモリセルに接続されたワード線Ｗに対する導通を行うＮＭＯＳ２３のドレイン・ソース間の論理レベルをチップスタンバイ時に同じにする構成であればよく、アドレスバッファ、プリデコーダ、及びＸデコーダの構成は、用途に応じて変形が可能である。
【００２０】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源とデコードノードとの間に直列に接続されたＰＭＯＳとＮＭＯＳとで構成されたインバータを有し、このインバータの出力ノードがワード線に接続された構成において、アドレスバッファ、プリデコーダあるいはデコーダにレベル設定手段を設け、スタンバイ時にそのＮＭＯＳのソースとドレインとを共に第２の論理レベルにするようにしたので、大容量化に伴って設計基準が変更されてＮＭＯＳのゲート長が縮小された不揮発性メモリでも、スタンバイ時においてショートチャネル効果によるＮＭＯＳのソース・ドレイン間のリークの発生を的確に防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の不揮発性メモリを説明する図である。
【図２】従来の不揮発性メモリを説明する回路図である。
【図３】本発明の第２の実施例の不揮発性メモリを説明する図である。
【図４】本発明の第３の実施例の不揮発性メモリを説明する図である。
【図５】本発明の第４の実施例の不揮発性メモリを説明する図である。
【図６】本発明の第５の実施例の不揮発性メモリを説明する図である。
【図７】本発明の第６の実施例の不揮発性メモリを説明する図である。
【図８】本発明の第７の実施例の不揮発性メモリを説明する図である。
【図９】本発明の第８の実施例の不揮発性メモリを説明する図である。
【図１０】本発明の第９の実施例の不揮発性メモリを説明する図である。
【符号の説明】
１１，１５，１７，１９，４１，５１，６１，７１， 81 ，９１，１０１
ＮＡＮＤゲート
１２〜１４，１６，１８，２０，２１，３２，３３，４２，５２，５３，５５，６２，７２ インバータ
２２，７３，７４ ＰＭＯＳ
２３，８２，８３，９２，９３，１０２〜１０５ ＮＭＯＳ
Ｗ ワード線
ＡN-1 ，ＡN ，ＡN+1 ，ＡN-1/，ＡN/，ＡN+1/ アドレス
ＣＥ チップイネーブル信号
ＣＥ／ 反転チップイネーブル信号
【産業上の利用分野】
本発明は、大容量化されたマスクＲＯＭ（リード・オンリ・メモリ）等の不揮発性メモリに関するものである。
【０００２】
【従来の技術】
図２は、従来の不揮発性メモリを説明する回路図であり、この図２中の（ｉ）〜（iii)は、不揮発性メモリのアドレスバッファとプリデコーダとＸデコーダとをそれぞれ示している。
図２ではアドレスバッファとプリデコーダとＸデコーダは、それぞれ１つずつ示されているが、実際の不揮発性メモリにはメモリセルに対応して複数設けられている。アドレスバッファは、ＴＴＬレベルの入力アドレスＡNiとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート１を有し、ＮＡＮＤゲート１の出力側には２個のインバータ２，３が直列に接続されている。インバータ３の出力は２つに分岐され、その一方がインバータ４に入力されて他方がインバータ５に入力されている。インバータ５の出力側がインバータ６に接続され、各インバータ４，６からは相補的な論理レベルのアドレスＡN ，ＡN/がそれぞれ出力される構成である。
【０００３】
各プリデコーダは、複数のアドレスバッファの出力である例えばアドレスＡN-1 ，ＡN ，ＡN+1 あるいはＡN-1/，ＡN/，ＡN+1/等を入力するＮＡＮＤゲート７を備え、ＮＡＮＤゲート７の出力側にはインバータ８を設けている。各プリデコーダは、Ｘデコーダを制御する制御信号Ａ，ＢあるいはＣをそれぞれ生成するものである。各Ｘデコーダは制御信号Ａ，Ｂを入力とするＮＡＮＤゲート９を有し、ＮＡＮＤゲート９の出力側には２個のインバータ１０，１１が直列に接続されている。さらに、Ｘデコーダはメモリセルに対応したワード線Ｗを駆動するための２個のトランジスタＴｒ１，Ｔｒ２を備えている。トランジスタＴｒ１，Ｔｒ２は、それぞれＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳという。）とＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳという。）で構成されている。各トランジスタＴｒ１，Ｔｒ２のゲートには共通にプリデコーダ出力の制御信号Ｃが入力されている。トランジスタＴｒ１のソースは“Ｈ”レベルの電源に接続され、トランジスタＴｒ１，Ｔｒ２のドレイン同士が接続されている。トランジスタＴｒ２のソースがインバータ１１の出力端子に接続されている。
【０００４】
次に、図２の構成の不揮発性メモリの動作を説明する。
チップイネーブル信号ＣＥの論理レベルはチップスタンバイのとき、“Ｌ”であり、アクティブのとき“Ｈ”となる。チップスタンバイのときＮＡＮＤゲート１にレベルが“Ｌ”の信号ＣＥを入力することで、アドレスバッファから出力されるアドレスＡN ，ＡN/のレベルが“Ｌ”及び“Ｈ”に固定される。これにより、プリデコーダからの制御信号Ｃのレベルが“Ｈ”とされたＸデコーダでは、ワード線Ｗのレベルが“Ｌ”に引かれ、１本のワード線Ｗのみが選択された状態となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性メモリにおいては、次のような課題があった。マスクＲＯＭの大容量化に伴って設計基準が変更され、トランジスタＴｒ２におけるゲート長が縮小されている。そのため、ワード線Ｗが非選択状態（即ち、制御信号Ｃのレベルが“Ｌ”）であって、インバータ１１の出力が“Ｌ”であるとき、トランジスタＴｒ２において、ショートチャネル効果により、スタンバイ時にリークが起こってワード線Ｗに電流が流れる可能性がある。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明の不揮発性メモリでは、複数のアドレスバッファと、複数のプリデコーダと、複数のワード線選択用のデコーダとを備えている。
前記複数のアドレスバッファは、ワード線に接続された不揮発性メモリセルを選択するためのアドレス信号が入力されると、チップイネーブル信号の論理レベルに応じて、第１の論理レベルとこれよりもレベルの高い第２の論理レベルとからなる相補的な論理レベルのアドレス出力信号及び反転アドレス出力信号をそれぞれ出力するものである。前記複数のプリデコーダは、前記複数のアドレスバッファから出力されるアドレス出力信号又は反転アドレス出力信号をそれぞれプリデコードして前記第１又は第２の論理レベルの制御信号をそれぞれ出力するものである。
前記複数のワード線選択用のデコーダは、前記制御信号をデコードしてデコード結果をデコードノードへ出力するデコード部と、インバータとをそれぞれ有している。前記各インバータは、電源と前記デコードノードとの間に出力ノードを介して直列に接続されたＰＭＯＳ及びＮＭＯＳにより構成され、このＰＭＯＳ及びＮＭＯＳのゲートが入力ノードに共通に接続されている。前記インバータの入力ノードには、前記第１又は第２の論理レベルの制御信号が与えられ、さらに、前記インバータの出力ノードに、前記ワード線が接続されている。
そして、本発明では、前記チップイネーブル信号に基づき、スタンバイ時に前記複数のデコーダにおける前記デコードノードの論理レベルを前記出力ノードの論理レベルと同一の前記第２の論理レベルに設定するレベル設定手段を設けている。
【０００７】
【作用】
本発明によれば、アドレス信号が入力され、チップイネーブル信号によりアドレスバッファが活性化されると、そのアドレス信号がアドレスバッファに取り込まれ、該アドレスバッファからアドレス出力信号及び反転アドレス出力信号が出力される。これらのアドレス出力信号又は反転アドレス出力信号は、プリデコーダによりプリデコードされ、該プリデコーダから第１又は第２の論理レベルの制御信号が出力される。出力された制御信号は、デコーダ内のデコード部によりデコードされると共に、該制御信号によりインバータの動作が制御され、そのデコード結果によりワード線が選択されて活性化され、該ワード線に接続されたメモリセルから記憶データが読み出される。スタンバイ時には、レベル設定手段により、デコードノードの論理レベル、あるいはデコードノードと出力ノードの論理レベルが制御され、デコードノードとワード線とが共に第２の論理レベルになる。これにより、インバータ内のＮＭＯＳのドレイン・ソース間の電位レベルの差がなくなり、スタンバイ時においてインバータ内のＮＭＯＳのショートチャネル効果によるリークの発生が抑制される。
【０００８】
【実施例】
（第１の実施例）
図１は、本発明の第１の実施例の不揮発性メモリを説明する図であり、この図１中の（ｉ）〜（iii)は、不揮発性メモリにおけるのアドレスバッファとプリデコーダとＸデコーダとをそれぞれ示している。
図１では、アドレスバッファとプリデコーダとＸデコーダがそれぞれ１つずつ示されているが、それらは実際の不揮発性メモリではメモリセルに対応して複数設けられるものである。本実施例では図２と異なり、アドレスバッファのうちの特定のアドレスバッファのみの最終段にチップイネーブル信号ＣＥを入力する構成としている。その特定のアドレスバッファは、アドレス信号であるＴＴＬレベルの入力アドレスＡNiとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート１１を有し、このＮＡＮＤゲート１１の出力側には２個のインバータ１２，１３が接続されている。インバータ１３の出力は２つに分岐され、その一方がインバータ１４に入力され、他方が２入力のＮＡＮＤゲート１５の一方の入力端子に接続されている。ＮＡＮＤゲート１５の他方の入力端子には信号ＣＥが入力され、ＮＡＮＤゲート１５の出力端子はインバータ１６に接続されている。これらのＮＡＮＤゲート１５及びインバータ１６により、レベル設定手段が構成されている。
【０００９】
各プリデコーダは、従来の図２とほぼ同様に、Ｘデコーダを制御する制御信号Ａ，Ｂ＊あるいはＣをそれぞれ生成するものであり、複数のアドレスバッファから出力されるアドレス出力信号であるアドレスＡN-1 ，ＡN ，ＡN+1 、あるいは反転アドレス出力信号である反転アドレスＡN-1/，ＡN/，ＡN+1/等を入力するＮＡＮＤゲート１７を有している。ＮＡＮＤゲート１７の出力側には、インバータ１８が接続されている。
各Ｘデコーダは、制御信号Ａ，Ｂ＊を入力するＮＡＮＤゲート１９を有し、このＮＡＮＤゲート１９の出力側に、２個のインバータ２０，２１が直列に接続されている。これらのＮＡＮＤゲート１９及びインバータ２０，２１により、デコード部が構成されている。このＸデコーダも従来の図２と同様に、不揮発性メモリセルが接続されたワード線Ｗを駆動するためのＰＭＯＳ２２及びＮＭＯＳ２３からなるインバータを備えている。各ＰＭＯＳ２２及びＮＭＯＳ２３のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Ｃが入力される。ＰＭＯＳ２２のソースは第２の論理レベルの“Ｈ”となる電源電位に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士がインバータの出力ノードに接続されている。インバータの出力ノードには、ワード線Ｗが接続されている。ＮＭＯＳ２３のソース側のデコードノードは、インバータ２１の出力端子に接続されている。
【００１０】
次に、図１に示されたアドレスバッファとプリデコーダとＸデコーダとを備えた不揮発性メモリの動作を説明する。
複数のアドレスバッファは従来と同様に、入力アドレスＡNiとチップイネーブル信号ＣＥとから相補的な論理レベルのアドレスＡN ，ＡN/を出力する。しかしながら、図１に示された特定のアドレスバッファのみは、チップイネーブル信号ＣＥが無効のとき、つまり信号ＣＥの論理レベルが第１の論理レベルの“Ｌ”のとき、共に“Ｌ”レベルのアドレスＡN ，ＡN/を出力する。これにより、プリデコーダが“Ｌ”レベルの制御信号Ｂ＊を出力し、チップスタンバイ時に対応するすべてのＸデコーダにおけるインバータ２１の出力側のデコードノードを“Ｈ”とすることができる。即ち、スタンバイ時におけるすべてのＮＭＯＳ２３のソース側のデコードノードのレベルが、“Ｈ”レベルのワード線Ｗと同じレベルに固定される。そのため、各ワード線Ｗを駆動するためにＰＭＯＳ２２及びＮＭＯＳ２３のゲートに“Ｈ”レベル又は“Ｌ”レベルの制御信号Ｃが入力されても、すべてのワード線Ｗのレベルは“Ｈ”レベルに固定される。
以上のように、本実施例では、信号ＣＥの論理レベルが“Ｌ”のとき、共に“Ｌ”レベルのアドレスＡN ，ＡN/を出力する特定のアドレスバッファを設けているので、チップスタンバイ時にインバータ２１の出力を“Ｈ”に固定する。プリデコーダからの制御信号Ｃのレベルが“Ｌ”であっても“Ｈ”であっても、すべてのワード線Ｗの論理レベルをチップスタンバイ時に常に“Ｈ”にする。そのため、チップスタンバイ時にＮＭＯＳ２３のドレインとソースは常に“Ｈ”となり、リークを防止できる。
【００１１】
（第２の実施例）
図３は、本発明の第２の実施例の不揮発性メモリを説明する図であり、プリデコーダが示されている。
本実施例は、アドレスバッファの後のプリデコーダを図２と異なる構成にしている。このプリデコーダは、論理回路で構成されたレベル設定手段としての機能を有し、ゲート回路であるＮＯＲゲート３１を備え、このＮＯＲゲート３１の出力側に、２個のインバータ３２，３３が直列に接続されている。ＮＯＲゲート３１には、アドレスバッファから出力されたアドレス出力信号であるアドレスＡN-1 ，ＡN ，ＡN+1 と、チップイネーブル信号ＣＥに対して相補的な反転チップイネーブル信号ＣＥ／とが入力される。
図３のプリデコーダにおいて、反転チップイネーブル信号ＣＥ／の論理レベルが第２の論理レベルの“Ｈ”のとき、即ち、チップスタンバイ時に、ＮＯＲゲート３１の出力はアドレスＡN-1 ，ＡN ，ＡN+1 にかかわらず第１の論理レベルの“Ｌ”に固定され、プリデコーダから出力される制御信号Ｅの論理レベルが“Ｌ”に固定される。この制御信号Ｅを後段のＸデコーダのＮＡＮＤゲート１９に入力すると、インバータ２１の出力の論理レベルが“Ｈ”に固定される。
以上のように、本実施例では、論理回路を構成するゲート回路であるＮＯＲゲート３１をプリデコーダに設け、チップスタンバイ時のインバータ２１の出力レベルを“Ｈ”に固定している。そのため、第１の実施例と同様に、インバータ内のＮＭＯＳ２３のソースのレベルを“Ｈ”に固定することができ、リークの発生を防止できる。
【００１２】
（第３の実施例）
図４は、本発明の第３の実施例の不揮発性メモリを説明する図であり、プリデコーダが示されている。
本実施例は第２の実施例と同様に、アドレスバッファの後のプリデコーダを図２と異なる構成にしたものであり、第２の実施例を変形したものである。このプリデコーダは、論理回路で構成されたレベル設定手段としての機能を有し、ゲート回路であるＮＡＮＤゲート４１を備え、このＮＡＮＤゲート４１の出力側に、インバータ４２が接続されている。ＮＡＮＤゲート４１には、アドレスバッファから出力されたアドレス出力信号であるアドレスＡN-1 ，ＡN ，ＡN+1 と、チップイネーブル信号ＣＥとが入力される。
図４のプリデコーダでは、チップイネーブル信号ＣＥの論理レベルが第１の論理レベルの“Ｌ”のとき、即ち、チップスタンバイ時にＮＡＮＤゲート４１の出力のレベルはアドレスＡN-1 ，ＡN ，ＡN+1 にかかわらず第２の論理レベルの“Ｈ”に固定され、プリデコーダから出力される制御信号Ｆの論理レベルが“Ｌ”に固定される。この制御信号Ｆを後段のＸデコーダのＮＡＮＤゲート１９に入力すると、インバータ２１の出力の論理レベルが“Ｈ”に固定される。
以上のように、本実施例では、論理回路を構成するゲート回路であるＮＡＮＤ４１をプリデコーダに設けているので、第２の実施例と同様に、インバータ内のＮＭＯＳ２３のソースの論理レベルを“Ｈ”に固定することができ、リークの発生を防止できる。その上、第２の実施例のＮＯＲゲート３１に代えてＮＡＮＤゲート４１を設け、反転チップイネーブル信号ＣＥ／の代わりにチップイネーブル信号ＣＥを取り込んでいるので、トランジスタの相互インダクタンス効果により、第２の実施例に比べて、よりスピードアップが図れ、トランジスタの数も削減できる。
【００１３】
（第４の実施例）
図５は、本発明の第４の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例では、Ｘデコーダを図２と異なる構成にしている。このＸデコーダは、プリデコーダからの制御信号Ａ，Ｂを入力するＮＡＮＤゲート５１と、このＮＡＮＤゲート５１の出力側に直列接続された２個のインバータ５２，５３とを有している。インバータ５３の出力端子には、ゲート回路である２入力ＮＯＲゲート５４の一方の入力端子が接続され、このＮＯＲゲート５４の他方の入力端子に、反転チップイネーブル信号ＣＥ／が入力される。ＮＯＲゲート５４の出力端子には、インバータ５５が接続されている。これらのＮＡＮＤゲート５１、インバータ５２，５３、ＮＯＲゲート５４及びインバータ５５により、Ｘデコーダのデコード部が構成されている。
図５のＸデコーダも図１と同様に、２個のトランジスタのＰＭＯＳ２２及びＮＭＯＳ２３で構成されるインバータを備えている。ＰＭＯＳ２２のゲート及びＮＭＯＳ２３のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Ｃが入力される。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が出力ノードに接続され、この出力ノードがワード線Ｗに接続されている。ＮＭＯＳ２３のソースが、インバータ５５の出力側のデコードノードに接続されている。
図５のＸデコーダでは、チップスタンバイ時に、ＮＯＲゲート５４に入力される反転チップイネーブル信号ＣＥ／の論理レベルが第２の論理レベルの“Ｈ”となり、そのＮＯＲゲート５４の出力が第１の論理レベルの“Ｌ”に固定される。そのため、ＮＭＯＳ２３のソースの論理レベルが、チップスタンバイ時に常に“Ｈ”に固定される。
以上のように、本実施例では、Ｘデコーダにゲート回路であるＮＯＲゲート５４を設け、ＮＭＯＳ２３のソースの論理レベルを、チップスタンバイ時に“Ｈ”に固定している。そのため、第１の実施例と同様に、チップスタンバイ時にＮＭＯＳ２３のドレインとソースは常に共に“Ｈ”となり、リークの発生を防止できる。その上、図２で示した従来例のアドレスバッファ、プリデコーダには何も加えることを必要とせず、トランジスタの数を減じることが可能となっている。
【００１４】
（第５の実施例）
図６は、本発明の第５の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例は第４の実施例と同様に、Ｘデコーダを図２と異なる構成にしたものであり、第４の実施例を変形させたものである。このＸデコーダは、プリデコーダからの制御信号Ａ，Ｂを入力するＮＡＮＤゲート６１と、このＮＡＮＤゲート６１の出力端子に接続されたインバータ６２とを有している。インバータ６２の出力端子には、ゲート回路である２入力ＮＡＮＤゲート６３の一方の入力端子が接続され、このＮＡＮＤゲート６３の他方の入力端子に、チップイネーブル信号ＣＥが入力される。これらのＮＡＮＤゲート６１、インバータ６２及びＮＡＮＤゲート６３により、Ｘデコーダのデコード部が構成されている。
図６のＸデコーダも図１及び図５と同様に、２個のトランジスタのＰＭＯＳ２２及びＮＭＯＳ２３で構成されるインバータを備えている。各ＰＭＯＳ２２及びＮＭＯＳ２３のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Ｃが入力される。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が、インバータの出力ノードに接続され、この出力ノードにワード線Ｗが接続されている。ＮＭＯＳ２３のソースは、ＮＡＮＤゲート６３の出力側のデコードノードに接続されている。
この図６のＸデコーダでは、チップスタンバイ時にＮＡＮＤゲート６３に入力されるチップイネーブル信号ＣＥの論理レベルが第１の論理レベルの“Ｌ”となり、そのＮＡＮＤゲート６３の出力の論理レベルが第２の論理レベルの“Ｈ”に固定される。そのため、ＮＭＯＳ２３のソースの論理レベルが、チップスタンバイ時に“Ｈ”に固定される。
以上のように、本実施例では、第４の実施例に対してＮＯＲゲート５４の代わりにＮＡＮＤゲート６３を設け、チップイネーブル信号ＣＥをそのＮＡＮＤゲート６３に入力している。そのため、第４の実施例と同様に、リークの発生を防止できると共に、インバータ５２を省略できる。そのため、第４の実施例よりもスピードアップを実現でき、かつ、トランジスタの数を減じることができる。
【００１５】
（第６の実施例）
図７は、本発明の第６の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例では、チップイネーブル信号ＣＥのレベルが無効のとき、即ち、チップスタンバイ時には、ワード線Ｗと、ＮＭＯＳ２３のソースに接続されたデコードノード側のソース線Ｓとを、強制的に第２の論理レベルの“Ｈ”にする構成にしている。
このＸデコーダは、プリデコーダの出力する制御信号Ｃとチップイネーブル信号ＣＥを入力するＮＡＮＤゲート７１と、このＮＡＮＤゲート７１の出力端子に接続されたインバータ７２とを備えている。インバータ７２の出力端子は、ＰＭＯＳ２２及びＮＭＯＳ２３からなるインバータのゲート側の入力ノードに接続されている。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が、インバータの出力ノードに接続されている。出力ノードにはワード線Ｗが接続され、このワード線Ｗに図示しないメモリセルが接続されている。ＮＭＯＳ２３のソースは、デコードノード側のソース線Ｓに接続されている。ソース線Ｓとワード線Ｗの近端側には、第１のＭＯＳトランジスタであるＰＭＯＳ７３のドレインと、第２のＭＯＳトランジスタであるＰＭＯＳ７４のドレインとが、それぞれ接続されている。各ＰＭＯＳ７３，７４のゲートにはチップイネーブル信号ＣＥが入力され、各ＰＭＯＳ７３，７４のソースが電源電位の“Ｈ”レベルに接続されている。
これらのＮＡＮＤゲート７１及びインバータ７２からなる論路回路と、第１のＭＯＳトランジスタであるＰＭＯＳ７３と、第２のＭＯＳトランジスタであるＰＭＯＳ７４とにより、レベル設定手段が構成されている。
図７のＸデコーダでは、チップイネーブル信号ＣＥの論理レベルが“Ｌ”のとき、ワード線Ｗ及びソース線Ｓの論理レベルがＰＭＯＳ７３，７４によって強制的に第２の論理レベルの“Ｈ”にされる。このとき、ＮＡＮＤゲート７１の出力は“Ｈ”となっており、ＰＭＯＳ２２とＮＭＯＳ２３のゲートの電位は第１の論理レベルの“Ｌ”となっている。よって、ワード線Ｗの論理レベルは“Ｈ”を保つ。
以上のように、本実施例においても、チップスタンバイ時にワード線ＷのレベルとＮＭＯＳ２３のソースの論理レベルを第２の論理レベルの“Ｈ”に固定するので、第１の実施例と同様、リークの発生を防止できる。その上、ＰＭＯＳ７３，７４は信号ＣＥのレベルを直接ゲートに入力し、ソース線Ｓの論理レベルを“Ｈ”に固定するので、チップイネーブル動作のメモリセルに対するアクセスが第１の実施例に比べて速くなる。
【００１６】
（第７の実施例）
図８は、本発明の第７の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例は第６の実施例を変形したもので、チップイネーブル信号ＣＥのレベルが無効のとき、即ち、チップスタンバイ時には、ワード線Ｗと、ＮＭＯＳ２３のソースに接続されたデコードノード側のソース線Ｓとを、強制的に第２の倫理レベルの“Ｌ”にする構成になっている。
このＸデコーダは、プリデコーダから出力される制御信号Ｃとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート８１を備えている。ＮＡＮＤゲート８１の出力端子は、ＰＭＯＳ２２とＮＭＯＳ２３で構成されるインバータのゲート側の入力ノードに接続されている。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が、インバータの出力ノードに接続されている。出力ノードにはワード線Ｗが接続され、このワード線Ｗに図示しないメモリセルが接続されている。ＮＭＯＳ２３のソースは、デコードノード側のソース線Ｓに接続されている。ソース線Ｓとワード線Ｗの近端側には、第１のＭＯＳトランジスタであるＮＭＯＳ８２のドレインと、第２のＭＯＳトランジスタであるＮＭＯＳ８３のドレインとが、それぞれ接続されている。各ＮＭＯＳ８２，８３のゲートには反転チップイネーブル信号ＣＥ／が入力され、各ＮＭＯＳ８２，８３のソースが“Ｌ”レベルの接地電位に接続されている。
これらの論理回路であるＮＡＮＤゲート８１と、第１のＭＯＳトランジスタであるＮＭＯＳ８２と、第２のＭＯＳトランジスタであるＮＭＯＳ８３とにより、レベル設定手段が構成されている。
図８のＸデコーダでは、信号ＣＥ／の論理レベルが“Ｈ”のとき、ワード線Ｗ及びソース線Ｓの論理レベルがＮＭＯＳ８２，８３によって強制的に第２の倫理レベルの“Ｌ”にされる。このとき、ＮＡＮＤゲート８１の出力は第１の倫理レベルの“Ｈ”となっており、ＰＭＯＳ２２とＮＭＯＳ２３のゲートの電位は“Ｈ”となっている。よって、ワード線Ｗの論理レベルは“Ｌ”を保つ。
以上のように、本実施例においては、チップスタンバイ時にワード線Ｗの論理レベルとＮＭＯＳ２３のソースの論理レベルを第２の倫理レベルの“Ｌ”に固定するので、ＮＭＯＳ２３のソースとドレインのレベルに差がなくなり、リークの発生を防止できる。その上、ＮＭＯＳ８２，８３は信号ＣＥ／のレベルを直接ゲートに入力し、ワード線Ｗのレベルを高速に“Ｌ”に固定するので、チップイネーブル動作のメモリセルに対するアクセスが速い。さらに、チップスタンバイ時にＰＭＯＳ２２とＮＭＯＳ２３のゲートに第１の倫理レベルの“Ｈ”を入力するように、ＮＡＮＤゲート８１で“Ｈ”を出力するので、インバータ７２を省略できる。そのため、第６の実施例に対してスピードアップとトランジスタ数の低減を図れる。
【００１７】
（第８の実施例）
図９は、本発明の第８の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
第６及び第７の実施例では、ワード線Ｗ又はソース線Ｓの論理レベルを強制的に設定する第１及び第２のＭＯＳトランジスタを近端に設けていたが、本実施例では遠端に設けている。
図９のＸデコーダは、プリデコーダから出力される制御信号Ｃとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート９１を備えている。ＮＡＮＤゲート９１の出力端子は、ＰＭＯＳ２２とＮＭＯＳ２３で構成されるインバータのゲート側の入力ノードに接続されている。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が出力ノードに接続されている。出力ノードには、図示しないメモリセルが接続されたワード線Ｗが接続されてい る。ＮＭＯＳ２３のソースは、デコードノード側のソース線Ｓに接続されている。
ワード線Ｗとソース線Ｓの遠端側には、第１のＭＯＳトランジスタであるＮＭＯＳ９２のドレインと、第２のＭＯＳトランジスタであるＮＭＯＳ９３のドレインとがそれぞれ接続さている。各ＮＭＯＳ９２，９３のゲートには反転チップイネーブル信号ＣＥ／が入力され、この各ＮＭＯＳ９２，９３のソースが“Ｌ”レベルの接地電位に接続されている。
これらの論理回路であるＮＡＮＤゲート９１と、第１のＭＯＳトランジスタであるＮＭＯＳ９２と、第２のＭＯＳトランジスタであるＮＭＯＳ９３とにより、レベル設定手段が構成されている。
図９のＸデコーダを有する不揮発性メモリでは、第７の実施例と同様の動作をするが、ＮＭＯＳ９２，９３がソース線Ｓとワード線Ｗの遠端側に接続されているので、チップイネーブル信号ＣＥがＸデコーダに対して遠端側から入力されるような構成の場合に、アクセススピードが速くなる。
【００１８】
（第９の実施例）
図１０は、本発明の第９の実施例の不揮発性メモリを説明する図であり、Ｘデコーダが示されている。
本実施例では、ソース線Ｓとワード線Ｗにおける近端側と遠端側の両方に、ソース線Ｓとワード線Ｗの論理レベルを強制的に固定設定する第１〜第４のＭＯＳトランジスタを設けている。
このＸデコーダは、プリデコーダから出力される制御信号Ｃとチップイネーブル信号ＣＥとを入力するＮＡＮＤゲート１０１を備えている。ＮＡＮＤゲート１０１の出力端子は、ＰＭＯＳ２２とＮＭＯＳ２３で構成されるインバータのゲート側の入力ノードに接続されている。ＰＭＯＳ２２のソースは電源に接続され、このＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が出力ノードに接続されている。出力ノードには、図示しないメモリセルが接続されたワード線Ｗが接続されている。ＮＭＯＳ２３のソースは、デコードノード側のソース線Ｓに接続されている。
ワード線Ｗとソース線Ｓの近端側には、第１のＭＯＳトランジスタであるＮＭＯＳ１０２のドレインと、第３のＭＯＳトランジスタであるＮＭＯＳ１０３のドレインとが、それぞれ接続されている。各ＮＭＯＳ１０２，１０３のゲートには反転チップイネーブル信号ＣＥ／が入力され、この各ＮＭＯＳ１０２，１０３のソースが“Ｌ”レベルの接地電位に接続されている。さらに、ワード線Ｗとソース線Ｓの遠端側には、第２のＭＯＳトランジスタであるＮＭＯＳ１０４のドレインと、第４のＭＯＳトランジスタであるＮＭＯＳ１０５のドレインとが、それぞれ接続されている。各ＮＭＯＳ１０４，１０５のゲートには反転チップイネーブル信号ＣＥ／が入力され、この各ＮＭＯＳ１０４，１０５のソースが“Ｌ”レベルの接地電位に接続されている。
これらの論理回路であるＮＡＮＤゲート１０１と、第１、第２のＭＯＳトランジスタであるＮＭＯＳ１０２，１０４と、第３、第４のＭＯＳトランジスタであるＮＭＯＳ１０３，１０５とにより、レベル設定手段が構成されている。
【００１９】
本実施例における動作は、第７及び第８の実施例と同じであるが、ワード線Ｗとソース線Ｓにおける近端側と遠端側の両方に、レベルを強制的に固定するＮＭＯＳ１０２〜１０５を設けているので、ワード線Ｗの長さに関係なく近端側と遠端側の両方を同等のスピードで“Ｌ”の論理レベルに設定できる。この事は、結果的にチップイネーブルに対するアクセススピードを速くすることになる。
なお、本発明は、上記実施例に限定されず種々の変形が可能である。本発明では、オン状態となることで不揮発性メモリセルに接続されたワード線Ｗに対する導通を行うＮＭＯＳ２３のドレイン・ソース間の論理レベルをチップスタンバイ時に同じにする構成であればよく、アドレスバッファ、プリデコーダ、及びＸデコーダの構成は、用途に応じて変形が可能である。
【００２０】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源とデコードノードとの間に直列に接続されたＰＭＯＳとＮＭＯＳとで構成されたインバータを有し、このインバータの出力ノードがワード線に接続された構成において、アドレスバッファ、プリデコーダあるいはデコーダにレベル設定手段を設け、スタンバイ時にそのＮＭＯＳのソースとドレインとを共に第２の論理レベルにするようにしたので、大容量化に伴って設計基準が変更されてＮＭＯＳのゲート長が縮小された不揮発性メモリでも、スタンバイ時においてショートチャネル効果によるＮＭＯＳのソース・ドレイン間のリークの発生を的確に防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の不揮発性メモリを説明する図である。
【図２】従来の不揮発性メモリを説明する回路図である。
【図３】本発明の第２の実施例の不揮発性メモリを説明する図である。
【図４】本発明の第３の実施例の不揮発性メモリを説明する図である。
【図５】本発明の第４の実施例の不揮発性メモリを説明する図である。
【図６】本発明の第５の実施例の不揮発性メモリを説明する図である。
【図７】本発明の第６の実施例の不揮発性メモリを説明する図である。
【図８】本発明の第７の実施例の不揮発性メモリを説明する図である。
【図９】本発明の第８の実施例の不揮発性メモリを説明する図である。
【図１０】本発明の第９の実施例の不揮発性メモリを説明する図である。
【符号の説明】
１１，１５，１７，１９，４１，５１，６１，７１， 81 ，９１，１０１
ＮＡＮＤゲート
１２〜１４，１６，１８，２０，２１，３２，３３，４２，５２，５３，５５，６２，７２ インバータ
２２，７３，７４ ＰＭＯＳ
２３，８２，８３，９２，９３，１０２〜１０５ ＮＭＯＳ
Ｗ ワード線
ＡN-1 ，ＡN ，ＡN+1 ，ＡN-1/，ＡN/，ＡN+1/ アドレス
ＣＥ チップイネーブル信号
ＣＥ／ 反転チップイネーブル信号
Claims (8)
- ワード線に接続された不揮発性メモリセルを選択するためのアドレス信号が入力されると、チップイネーブル信号の論理レベルに応じて、第１の論理レベルとこれよりもレベルの高い第２の論理レベルとからなる相補的な論理レベルのアドレス出力信号及び反転アドレス出力信号をそれぞれ出力する複数のアドレスバッファと、
前記複数のアドレスバッファから出力されるアドレス出力信号又は反転アドレス出力信号をそれぞれプリデコードして前記第１又は第２の論理レベルの制御信号をそれぞれ出力する複数のプリデコーダと、
前記制御信号をデコードしてデコード結果をデコードノードへ出力するデコード部と、電源と前記デコードノードとの間に出力ノードを介して直列に接続され、ゲートが入力ノードに共通に接続されたＰチャネル型電界効果トランジスタ及びＮチャネル型電界効果トランジスタにより構成されたインバータと、をそれぞれ有し、前記インバータの入力ノードに前記第１又は第２の論理レベルの制御信号がそれぞれ与えられ、前記インバータの出力ノードに前記ワード線がそれぞれ接続された複数のワード線選択用のデコーダとを備え、
前記チップイネーブル信号に基づき、スタンバイ時に前記複数のデコーダにおける前記デコードノードの論理レベルを前記出力ノードの論理レベルと同一の前記第２の論理レベルに設定するレベル設定手段を設けたことを特徴とする不揮発性メモリ。 - 前記レベル設定手段は、前記複数のアドレスバッファ中の特定のアドレスバッファを、前記チップイネーブル信号に基づいて前記アドレス出力信号と前記反転アドレス出力信号とをスタンバイ時に同一の論理レベルにする構成にしたことを特徴とする請求項１記載の不揮発性メモリ。
- 前記レベル設定手段は、前記複数のプリデコーダ中の特定のプリデコーダの出力の論理レベルを、論理回路により、前記チップイネーブル信号又はその反転チップイネーブル信号に基づいてスタンバイ時に固定し、この固定した論理レベルを前記デコード部に入力する構成にしたことを特徴とする請求項１記載の不揮発性メモリ。
- 前記論理回路は、前記アドレス出力信号又は前記反転アドレス出力信号と前記反転チップイネーブル信号又は前記チップイネーブル信号とを入力して、前記アドレス出力信号又は前記反転アドレス出力信号をプリデコードするゲート回路を有することを特徴とする請求項３記載の不揮発性メモリ。
- 前記レベル設定手段は、前記複数のデコーダ中の特定のデコーダにおける前記デコード部の出力の論理レベルを、ゲート回路により、前記反転チップイネーブル信号又は前記チップイネーブル信号に基づいてスタンバイ時に前記第２の論理レベルに固定する構成にしたことを特徴とする請求項１記載の不揮発性メモリ。
- 前記レベル設定手段は、前記複数のデコーダ中の特定のデコーダにおいて、前記制御信号及び前記チップイネーブル信号を入力して前記インバータの入力ノードの論理レベルをスタンバイ時に前記第１の論理レベルに固定する論理回路と、前記チップイネーブル信号又は前記反転チップイネーブル信号によりゲート制御されて前記インバータの出力ノードの論理レベルをスタンバイ時に前記第２の論理レベルに固定する第１の電界効果トランジスタと、前記チップイネーブル信号又は前記反転チップイネーブル信号によりゲート制御されて前記デコードノードの論理レベルをスタンバイ時に前記第２の論理レベルに固定する第２の電界効果トランジスタとを有することを特徴とする請求項１記載の不揮発性メモリ。
- 前記第１の電界効果トランジスタのドレインは、前記インバータの出力ノードから見て前記ワード線の近端側又は遠端側に接続され、前記第２の電界効果トランジスタのドレインは、前記Ｎチャネル型電界効果トランジスタのソースから見て前記デコードノードの近端側又は遠端側に接続されていることを特徴とする請求項６記載の不揮発性メモリ。
- 前記レベル設定手段は、前記複数のデコーダ中の特定のデコーダにおいて、前記制御信号及び前記チップイネーブル信号を入力して前記インバータの入力ノードの論理レベルをスタンバイ時に第１の論理レベルに固定する論理回路と、前記チップイネーブル信号又は前記反転チップイネーブル信号によりゲート制御されて前記ワード線の論理レベルをスタンバイ時に第２の論理レベルにそれぞれ固定する第１及び第２の電界効果トランジスタと、前記チップイネーブル信号又は前記反転チップイネーブル信号によりゲート制御されて前記デコードノードの論理レベルをスタンバイ時に前記第２の論理レベルにそれぞれ固定する第３及び第４の電界効果トランジスタとを有し、
前記第１の電界効果トランジスタのドレインは、前記インバータの出力ノードから見て前記ワード線の近端側に接続され、前記第２の電界効果トランジスタのドレインは、前記ワード線の遠端側に接続され、前記第３の電界効果トランジスタのドレインは、前記Ｎチャネル型電界効果トランジスタのソースから見て前記デコードノードの近端側に接続され、前記第４の電界効果トランジスタのドレインは、前記デコードノードの遠端側に接続されていることを特徴とする請求項１記載の不揮発性メモリ。
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