KR960705323A - 반도체장치의 기억회로(memory circuit of semiconductor device) - Google Patents
반도체장치의 기억회로(memory circuit of semiconductor device)Info
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- KR960705323A KR960705323A KR1019960701962A KR19960701962A KR960705323A KR 960705323 A KR960705323 A KR 960705323A KR 1019960701962 A KR1019960701962 A KR 1019960701962A KR 19960701962 A KR19960701962 A KR 19960701962A KR 960705323 A KR960705323 A KR 960705323A
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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Abstract
칩 이네이블 신호의 논리레벨이 따라서 스탠바이시에 워드선에 접속된 NMOS의 양끝(노드 n1과 노드 n2)의 논리레벨을 같은 전위로 하는 구성으로 했기 때문에 대용량화에 따라서 게이트 길이가 축소된 MOS 트랜지스터가 사용된 메모리라도 칩 스탠바이시의 리이크 전류의 발생을 방지할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1(ⅰ)도는 어드레스 버퍼 단위회로를 나타내는 도면이다,
제1(ⅱ)도는 프리디코더 단위호로를 나타내는 도면이다,
제1(ⅲ)도는 X디코더 단위회로를 나타내는 도면이다.
Claims (7)
- 일정 전위 노드와 제1의 노드와의 사이에 접속된 제1도전형의 제1의 트랜지스터와, 상기 제1의 노드와 제2의 노드와의 사이에 접속된 상기 제1의 도전형과 반대의 제2도전형의 제2의 트랜지스터와, 상기 제2의 노드에 접속된 워드선과, 상기 제1의 노드에 그 출력부가 접속되고 복수의 입력부를 가지는 제1의 논리회로로서, 상기 복수의 입력부에 입력되는 신호의 적어도 하나가 제1의 전위레벨일 때 상기 제2의 노드에 제2의 전위를 공급하는 제1의 논리회로와, 두 개의 입력부를 가지고, 그 중의 어느 한 편의 출력부가 상기 제1의 논리회로의 입력부에 접속되고, 칩 이네이블 신호에 응답해서 두 개의 출력부에 출력신호를 출력하는 제2의 논리회로로써, 칩 이네이블 신호가 제1의 전위레벨일 때에 두 개의 출력부에서 제1의 전위레벨의 신호를 출력하고, 칩 이네이블 신호가 제2의 전위레벨일 때 두 개의 출력부에서 서로 상보적인 전위레벨의 신호를 출력시키는 제2의 논리회로를 가지는 것을 특징으로 하는 반도체장치의 기억회로.
- 일정 전위노드와 제1의 노드와의 사이에 접속된 제1도전형의 제1의 트랜지스터와, 상기 제1의 노드와 제2의 노드와의 사이에 접속된 상기 제1의 도전형과 반대의 제2도전형의 제2의 트랜지스터와, 상기 제2의 노드에 접속된 워드선과, 상기 제1의 노드에 접속되고, 복수의 어드레스 신호 또는 그 반전신호와 칩 이네이블 신호의 반전신호가 입력되는 복수의 입력부를 가지는 논리회로로서, 상기 칩 이네이블 신호의 반전신호가 제2의 전위레벨일 때에 상기 복수의 어드레스 신호 또는 그 반전신호의 전위레벨에 관계없이 상기 제2의 노드에 제2의 전위를 공급하고, 상기 칩 이네이블 신호의 반전신호가 제1의 전위레벨일 때에, 상기 복수의 어드레스 신호 또는 반전신호의 각각의 전위레벨에 대응한 전위레벨을 상기 제2의 노드에 공급하는 논리회로를 가지는 것을 특징으로 하는 반도체장치의 기억회로.
- 일정 전위노드와 제1의 노드와의 사이에 접속된 제1도전형의 제1의 트랜지스터와, 상기 제1의 노드와 제2의 노드와의 사이에 접속된 상기 제1의 도전형과 반대의 제2도전형의 제2의 트랜지스터와, 상기 제2의 노드에 접속된 워드선과, 상기 제1의 노드에 접속되고, 복수의 어드레스 신호 또는 그 반전신호와 칩 이네이블 신호가 입력되는 복수의 입력부를 가지는 논리회로로써, 상기 칩 이네이블 신호가 제1의 전위레벨일 때에 상기 복수의 어드레스 신호 또는 그 반전신호의 전위레벨에 관계없이 상기 제2의 노드에 제2의 전위를 공급하고, 상기 칩 이네이블 신호가 제2의 전위레벨일 때에 상기 복수의 어드레스 신호 또는 그 반전신호의 각각의 전위레벨에 대응한 전위레벨을 상기 제2의 노드에 공급하는 논리회로를 가지는 것을 특징으로 하는 반도체장치의 기억회로.
- 일정 전위노드와 제1의 노드와의 사이에 접속된 제1도전형의 제1의 트랜지스터와, 상기 제1의 노드와 제2의 노드와의 사이에 접속된 상기 제1의 도전형과 반대의 제2도전형의 제2의 트랜지스터와, 상기 제2의 노드에 접속된 워드선과, 상기 제1의 노드에 그 출력부가 접속되고, 복수의 어드레스 신호 또는 그 반전신호에 응답한 응답신호와 칩 이네이블 신호의 반전신호가 입력되는 복수의 입력부를 가지는 논리 회로로써, 상기 칩이 네이블 신호의 반전신호가 제2의 전위레벨일 때에 상기 응답신호의 전위레벨에 관계없이 상기 제2의 노드에 제2의 전위를 공급하고, 상기 칩 이네이블 신호의 반전신호가 제1의 전위레벨일 때에 상기 응답신호의 전위레벨에 대응한 전위레벨을 상기 제2의 노드에 공급하는 논리회로를 가지는 것을 특징으로 하는 반도체 장치의 기억회로.
- 일정 전위노드와 제1의 노드와의 사이에 접속된 제1도전형의 제1의 트랜지스터와, 상기 제1의 노드와 제2의 노드와의 사이에 접속된 상기 제1의 도전형과 반대의 제2도전형의 제2의 트랜지스터와, 상기 제2의 노드에 접속된 워드선과, 상기 제1의 노드에 접속되고, 복수의 어드레스 신호 또는 그 반전신호에 응답한 응답신호와 칩 이네이블 신호가 입력되는 복수의 입력부를 가지는 논리회로로써, 상기 칩 이네이블 신호가 제1의 전위레벨일 때에 상기 응답신호의 전위레벨에 관계없이 상기 제2의 노드에 제2의 전위를 공급하고, 상기 칩 이네이블 신호가 제2의 전위레벨일 때에 상기 응답신호에 대응한 전위레벨을 상기 제2의 노드에 공급하는 논리회로를 가지는 것을 특징으로 하는 반도체장치의 기억회로.
- 일정 전위노드와 제1의 노드와의 사이에 접속된 제1도전형의 제1의 트랜지스터와, 상기 제1의 노드와 제2의 노드와의 사이에 접속된 상기 제1의 도전형과 반대의 제2도전형의 제2의 트랜지스터와, 상기 제2의 노드에 접속된 워드선과, 상기 일정 전위노드와 상기 제1의 노드와의 사이에 접속되고, 그 게이트전극에 칩 이네이블 신호가 입력되는 제1도전형의 제3의 트랜지스터와, 상기 일정 전위노드와 상기 제2의 노드와의 사이에 접속되고, 그 게이트전극에 칩 이네이블 신호가 입력되는 제1도전형의 제4의 트랜지스터를 가지는 것을 특징으로 하는 반도체장치의 기억회로.
- 일정 전위노드와 제1의 노드와의 사이에 접속된 제1도전형의 제1의 트랜지스터와, 상기 제1의 노드와 제2의 노드와의 사이에 접속된 상기 제1의 도전형과 반대의 제2도전형의 제2의 트랜지스터와, 상기 제2의 노드에 접속된 워드선과, 접지전위 노드와 상기 제1의 노드와의 사이에 접속되고, 그 게이트 전극에 칩 이네이블 신호의 반전신호가 입력되는 제1도전형의 제3의 트랜지스터와, 접지전위 노드와 상기 제2의 노드와의 사이에 접속되고, 그 게이트 전극에 칩 이네이블 신호가 입력되는 제1도전형의 제4의 트랜지스터를 가지는 것을 특징으로 하는 반도체장치의 기억회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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