JP3110129B2 - Ｃｍｏｓインバータ回路 - Google Patents
Ｃｍｏｓインバータ回路Info
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- JP3110129B2 JP3110129B2 JP04045111A JP4511192A JP3110129B2 JP 3110129 B2 JP3110129 B2 JP 3110129B2 JP 04045111 A JP04045111 A JP 04045111A JP 4511192 A JP4511192 A JP 4511192A JP 3110129 B2 JP3110129 B2 JP 3110129B2
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- Japan
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- effect transistor
- type mos
- mos field
- conductivity type
- inverter circuit
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳインバータ回路
に関し、特に、高速大規模集積回路に用いられるＣＭＯ
Ｓインバータ回路に関する。
に関し、特に、高速大規模集積回路に用いられるＣＭＯ
Ｓインバータ回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳインバータ回路は図２に
示すように、Ｐ−ＭＯＳＦＥＴ Ｐ1とＮ−ＭＯＳＦＥ
Ｔ Ｎ1 とからなり入力信号φ1 を逆相の出力信号φ2
に変換している。
示すように、Ｐ−ＭＯＳＦＥＴ Ｐ1とＮ−ＭＯＳＦＥ
Ｔ Ｎ1 とからなり入力信号φ1 を逆相の出力信号φ2
に変換している。
【０００３】
【発明が解決しようとする課題】近年集積化が進み、ト
ランジスタ素子の微細化が計られているが、スケーリン
グ則にのっとって電源電圧もそれに伴ない低電圧されつ
つある。実際にＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリー）では、１６メガビットレベルあたり
から、内部回路には、外部電源５．０Ｖ±１０％に対し
３〜４Ｖに降圧された内部電源が採用され始めている。
この傾向は今後ますます進むと予測され、２〜３Ｖで動
作する製品も近々登場する事になろう。この様にトラン
ジスタの電源電圧が低下しても、製品に要求されるスピ
ードは変わらないかむしろ高速化の傾向にある。この要
求を満足する為には、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦ
ＥＴのしきい値を従来よりも低くする必要がある。しか
し、しきい値をあまり低く設定すると、トランジスタ素
子、特にＮ−ＭＯＳＦＥＴに於けるサブスレッショルド
特性が悪化する。すなわち、トランジスタがカットオフ
状態にあっても直流的な微小リーク電流が流れてしま
う。このことはＤＲＡＭのスタンバイ電流を増大させる
事となり消費電力が小さいという切角のＣＭＯＳインバ
ータ回路の利点を甚だしく減ずる事になる。
ランジスタ素子の微細化が計られているが、スケーリン
グ則にのっとって電源電圧もそれに伴ない低電圧されつ
つある。実際にＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリー）では、１６メガビットレベルあたり
から、内部回路には、外部電源５．０Ｖ±１０％に対し
３〜４Ｖに降圧された内部電源が採用され始めている。
この傾向は今後ますます進むと予測され、２〜３Ｖで動
作する製品も近々登場する事になろう。この様にトラン
ジスタの電源電圧が低下しても、製品に要求されるスピ
ードは変わらないかむしろ高速化の傾向にある。この要
求を満足する為には、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦ
ＥＴのしきい値を従来よりも低くする必要がある。しか
し、しきい値をあまり低く設定すると、トランジスタ素
子、特にＮ−ＭＯＳＦＥＴに於けるサブスレッショルド
特性が悪化する。すなわち、トランジスタがカットオフ
状態にあっても直流的な微小リーク電流が流れてしま
う。このことはＤＲＡＭのスタンバイ電流を増大させる
事となり消費電力が小さいという切角のＣＭＯＳインバ
ータ回路の利点を甚だしく減ずる事になる。
【０００４】本発明のＣＭＯＳインバータ回路は、ソー
スが高位電源線に接続されたＰチャンネル型ＭＯＳ電界
効果トランジスタと、ドレインおよびゲートが前記Ｐチ
ャンネル型ＭＯＳ電界効果トランジスタのドレインおよ
びゲートにそれぞれ接続された第１のＮチャンネル型Ｍ
ＯＳ電界効果トランジスタと、しきい値電圧が前記第１
のＮチャンネル型ＭＯＳ電界効果トランジスタのしきい
値電圧よりも高く、ドレインが前記第１のＮチャンネル
型ＭＯＳ電界効果トランジスタのソースに接続され、ソ
ースが低位電源線に接続された第２のＮチャンネル型Ｍ
ＯＳ電界効果トランジスタとを含み、前記Ｐチャンネル
型ＭＯＳ電界効果トランジスタ及び前記第１のＮチャン
ネル型ＭＯＳ電界効果トランジスタのゲートには反転さ
せて出力すべき入力信号が入力され、前記第２のＮチャ
ンネル型ＭＯＳ電界効果トランジスタのゲートには外部
からの二値制御信号が入力されることを特徴としてい
る。
スが高位電源線に接続されたＰチャンネル型ＭＯＳ電界
効果トランジスタと、ドレインおよびゲートが前記Ｐチ
ャンネル型ＭＯＳ電界効果トランジスタのドレインおよ
びゲートにそれぞれ接続された第１のＮチャンネル型Ｍ
ＯＳ電界効果トランジスタと、しきい値電圧が前記第１
のＮチャンネル型ＭＯＳ電界効果トランジスタのしきい
値電圧よりも高く、ドレインが前記第１のＮチャンネル
型ＭＯＳ電界効果トランジスタのソースに接続され、ソ
ースが低位電源線に接続された第２のＮチャンネル型Ｍ
ＯＳ電界効果トランジスタとを含み、前記Ｐチャンネル
型ＭＯＳ電界効果トランジスタ及び前記第１のＮチャン
ネル型ＭＯＳ電界効果トランジスタのゲートには反転さ
せて出力すべき入力信号が入力され、前記第２のＮチャ
ンネル型ＭＯＳ電界効果トランジスタのゲートには外部
からの二値制御信号が入力されることを特徴としてい
る。
【０００５】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１（ａ）は本発明の一実施例のＣＭ
ＯＳインバータの回路図である。１は低電圧化された電
源線、２は接地線、Ｐ1 はＰ−ＭＯＳＦＥＴ、Ｎ1 は低
いしきい値（０．５Ｖ以下）を持つＮ−ＭＯＳＦＥＴ、
Ｎ2 は比較的高いしきい値（０．７Ｖ以下）を持つＮ−
ＭＯＳＦＥＴである。このＮ−ＭＯＳＦＥＴ Ｎ2 のゲ
ートには、アクティブ時にハイ、スタンバイ時にロウと
なる信号φ0 が入力されている。
照して説明する。図１（ａ）は本発明の一実施例のＣＭ
ＯＳインバータの回路図である。１は低電圧化された電
源線、２は接地線、Ｐ1 はＰ−ＭＯＳＦＥＴ、Ｎ1 は低
いしきい値（０．５Ｖ以下）を持つＮ−ＭＯＳＦＥＴ、
Ｎ2 は比較的高いしきい値（０．７Ｖ以下）を持つＮ−
ＭＯＳＦＥＴである。このＮ−ＭＯＳＦＥＴ Ｎ2 のゲ
ートには、アクティブ時にハイ、スタンバイ時にロウと
なる信号φ0 が入力されている。
【０００６】次に動作を詳細に説明する。図１（ｂ）
は、信号φ0 ，φ1 ，φ2 のタイムチャートである。デ
バイス自体がアクティブ状態になると、コントロール信
号φ0はロウレベルからハイレベルに切換わる。その後
内部回路が動き始め、内部入力信号φ1 がハイからロウ
或いはロウからハイへと切換わるのに伴なって、反転さ
れた内部出力信号φ2 が出力される。このとき、φ1 か
らφ2 への切換わり速度は、Ｐ−ＭＯＳＦＥＴ Ｐ1 の
低く設定されたしきい値と、Ｎ−ＭＯＳＦＥＴＮ1 の低
く設定されたしきい値とにより決定される。Ｎ−ＭＯＳ
ＦＥＴ Ｎ2 の高く設定されたしきい値は、このＮ−Ｍ
ＯＳＦＥＴがコントロール信号φ0 によりオン状態であ
るので速度には影響を及ぼさない。次に、デバイス自体
がスタンバイ状態になると、コントロール信号φ0 はハ
イからロウに切換わりＮ−ＭＯＳＦＥＴ Ｎ2 がカット
オフさせる。このとき、Ｎ−ＭＯＳＦＥＴ Ｎ1 のカッ
トオフ特性が悪く出力信号φ2 がハイで微小リークが発
生しても、Ｎ2 のカットオフ特性が十分良好であるの
で、直流リークはこのＮ−ＭＯＳＦＥＴ Ｎ2 で抑えら
れ問題とならない。
は、信号φ0 ，φ1 ，φ2 のタイムチャートである。デ
バイス自体がアクティブ状態になると、コントロール信
号φ0はロウレベルからハイレベルに切換わる。その後
内部回路が動き始め、内部入力信号φ1 がハイからロウ
或いはロウからハイへと切換わるのに伴なって、反転さ
れた内部出力信号φ2 が出力される。このとき、φ1 か
らφ2 への切換わり速度は、Ｐ−ＭＯＳＦＥＴ Ｐ1 の
低く設定されたしきい値と、Ｎ−ＭＯＳＦＥＴＮ1 の低
く設定されたしきい値とにより決定される。Ｎ−ＭＯＳ
ＦＥＴ Ｎ2 の高く設定されたしきい値は、このＮ−Ｍ
ＯＳＦＥＴがコントロール信号φ0 によりオン状態であ
るので速度には影響を及ぼさない。次に、デバイス自体
がスタンバイ状態になると、コントロール信号φ0 はハ
イからロウに切換わりＮ−ＭＯＳＦＥＴ Ｎ2 がカット
オフさせる。このとき、Ｎ−ＭＯＳＦＥＴ Ｎ1 のカッ
トオフ特性が悪く出力信号φ2 がハイで微小リークが発
生しても、Ｎ2 のカットオフ特性が十分良好であるの
で、直流リークはこのＮ−ＭＯＳＦＥＴ Ｎ2 で抑えら
れ問題とならない。
【０００７】
【発明の効果】以上説明したように、本発明は、低電圧
高速度用ＣＭＯＳインバータ回路を、スタンバイ電流特
性を悪化させる事なく実現するものである。低いしきい
値でのサブスレッショルド特性は物理現象であるので、
これを改善する事は非常に困難であるが、本発明は、高
いしきい値を持ちサブスレッショルド特性の良好なＮ−
ＭＯＳＦＥＴを組合せ、これをリーク電流のストッパと
するという簡単な回路的工夫によりそれを実現した。
高速度用ＣＭＯＳインバータ回路を、スタンバイ電流特
性を悪化させる事なく実現するものである。低いしきい
値でのサブスレッショルド特性は物理現象であるので、
これを改善する事は非常に困難であるが、本発明は、高
いしきい値を持ちサブスレッショルド特性の良好なＮ−
ＭＯＳＦＥＴを組合せ、これをリーク電流のストッパと
するという簡単な回路的工夫によりそれを実現した。
【図１】分図（ａ）は、本発明の一実施例の回路図であ
る。分図（ｂ）は、分図（ａ）に示す回路における各信
号の動作タイミングを示すタイミング図である。
る。分図（ｂ）は、分図（ａ）に示す回路における各信
号の動作タイミングを示すタイミング図である。
【図２】従来のＣＭＯＳインバータ回路の回路図であ
る。
る。
１ 電源線 ２ 接地線 Ｎ1 ，Ｎ2 Ｎ−ＭＯＳＦＥＴ Ｐ1 Ｐ−ＭＯＳＦＥＴ φ0 コントロール信号 φ1 入力信号 φ2 出力信号
Claims (1)
- 【請求項１】 ソースが一方の電源線に接続された一導
電型ＭＯＳ電界効果トランジスタと、ドレインおよびゲ
ートが前記一導電型ＭＯＳ電界効果トランジスタのドレ
インおよびゲートにそれぞれ接続された第１の逆導電型
ＭＯＳ電界効果トランジスタと、しきい値電圧が前記第
１の逆導電型ＭＯＳ電界効果トランジスタのしきい値電
圧よりも大きく、ドレインが前記第１の逆導電型ＭＯＳ
電界効果トランジスタのソースに接続され、ソースが他
方の電源線に接続された第２の逆導電型ＭＯＳ電界効果
トランジスタとを含み、 前記一導電型ＭＯＳ電界効果トランジスタ及び前記第１
の逆導電型ＭＯＳ電界効果トランジスタのゲートには反
転させて出力すべき入力信号が入力され、前記第２の逆
導電型ＭＯＳ電界効果トランジスタのゲートには外部か
らの二値制御信号が入力されることを特徴とするＣＭＯ
Ｓインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04045111A JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04045111A JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓインバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268065A JPH05268065A (ja) | 1993-10-15 |
| JP3110129B2 true JP3110129B2 (ja) | 2000-11-20 |
Family
ID=12710159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04045111A Expired - Lifetime JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110129B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878433A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 半導体装置 |
| JP3693369B2 (ja) * | 1994-08-31 | 2005-09-07 | 株式会社 沖マイクロデザイン | 不揮発性メモリ |
| TW324101B (en) | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
| US5831451A (en) * | 1996-07-19 | 1998-11-03 | Texas Instruments Incorporated | Dynamic logic circuits using transistors having differing threshold voltages |
| DE19741178A1 (de) * | 1997-09-18 | 1998-12-17 | Siemens Ag | Logisches Gatter mit einem Inverter |
| US6429688B2 (en) | 1998-07-15 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit |
| JP3187371B2 (ja) | 1998-07-15 | 2001-07-11 | 日本電気株式会社 | 半導体集積回路 |
| JP4286041B2 (ja) * | 2002-07-15 | 2009-06-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP5151411B2 (ja) | 2007-11-15 | 2013-02-27 | 富士通株式会社 | 電子回路装置 |
-
1992
- 1992-03-03 JP JP04045111A patent/JP3110129B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268065A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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