JP3110129B2 - Cmosインバータ回路 - Google Patents
Cmosインバータ回路Info
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- JP3110129B2 JP3110129B2 JP04045111A JP4511192A JP3110129B2 JP 3110129 B2 JP3110129 B2 JP 3110129B2 JP 04045111 A JP04045111 A JP 04045111A JP 4511192 A JP4511192 A JP 4511192A JP 3110129 B2 JP3110129 B2 JP 3110129B2
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- JP
- Japan
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- effect transistor
- type mos
- mos field
- conductivity type
- inverter circuit
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Description
に関し、特に、高速大規模集積回路に用いられるCMO
Sインバータ回路に関する。
示すように、P−MOSFET P1とN−MOSFE
T N1 とからなり入力信号φ1 を逆相の出力信号φ2
に変換している。
ランジスタ素子の微細化が計られているが、スケーリン
グ則にのっとって電源電圧もそれに伴ない低電圧されつ
つある。実際にDRAM(ダイナミック・ランダム・ア
クセス・メモリー)では、16メガビットレベルあたり
から、内部回路には、外部電源5.0V±10%に対し
3〜4Vに降圧された内部電源が採用され始めている。
この傾向は今後ますます進むと予測され、2〜3Vで動
作する製品も近々登場する事になろう。この様にトラン
ジスタの電源電圧が低下しても、製品に要求されるスピ
ードは変わらないかむしろ高速化の傾向にある。この要
求を満足する為には、P−MOSFETとN−MOSF
ETのしきい値を従来よりも低くする必要がある。しか
し、しきい値をあまり低く設定すると、トランジスタ素
子、特にN−MOSFETに於けるサブスレッショルド
特性が悪化する。すなわち、トランジスタがカットオフ
状態にあっても直流的な微小リーク電流が流れてしま
う。このことはDRAMのスタンバイ電流を増大させる
事となり消費電力が小さいという切角のCMOSインバ
ータ回路の利点を甚だしく減ずる事になる。
スが高位電源線に接続されたPチャンネル型MOS電界
効果トランジスタと、ドレインおよびゲートが前記Pチ
ャンネル型MOS電界効果トランジスタのドレインおよ
びゲートにそれぞれ接続された第1のNチャンネル型M
OS電界効果トランジスタと、しきい値電圧が前記第1
のNチャンネル型MOS電界効果トランジスタのしきい
値電圧よりも高く、ドレインが前記第1のNチャンネル
型MOS電界効果トランジスタのソースに接続され、ソ
ースが低位電源線に接続された第2のNチャンネル型M
OS電界効果トランジスタとを含み、前記Pチャンネル
型MOS電界効果トランジスタ及び前記第1のNチャン
ネル型MOS電界効果トランジスタのゲートには反転さ
せて出力すべき入力信号が入力され、前記第2のNチャ
ンネル型MOS電界効果トランジスタのゲートには外部
からの二値制御信号が入力されることを特徴としてい
る。
照して説明する。図1(a)は本発明の一実施例のCM
OSインバータの回路図である。1は低電圧化された電
源線、2は接地線、P1 はP−MOSFET、N1 は低
いしきい値(0.5V以下)を持つN−MOSFET、
N2 は比較的高いしきい値(0.7V以下)を持つN−
MOSFETである。このN−MOSFET N2 のゲ
ートには、アクティブ時にハイ、スタンバイ時にロウと
なる信号φ0 が入力されている。
は、信号φ0 ,φ1 ,φ2 のタイムチャートである。デ
バイス自体がアクティブ状態になると、コントロール信
号φ0はロウレベルからハイレベルに切換わる。その後
内部回路が動き始め、内部入力信号φ1 がハイからロウ
或いはロウからハイへと切換わるのに伴なって、反転さ
れた内部出力信号φ2 が出力される。このとき、φ1 か
らφ2 への切換わり速度は、P−MOSFET P1 の
低く設定されたしきい値と、N−MOSFETN1 の低
く設定されたしきい値とにより決定される。N−MOS
FET N2 の高く設定されたしきい値は、このN−M
OSFETがコントロール信号φ0 によりオン状態であ
るので速度には影響を及ぼさない。次に、デバイス自体
がスタンバイ状態になると、コントロール信号φ0 はハ
イからロウに切換わりN−MOSFET N2 がカット
オフさせる。このとき、N−MOSFET N1 のカッ
トオフ特性が悪く出力信号φ2 がハイで微小リークが発
生しても、N2 のカットオフ特性が十分良好であるの
で、直流リークはこのN−MOSFET N2 で抑えら
れ問題とならない。
高速度用CMOSインバータ回路を、スタンバイ電流特
性を悪化させる事なく実現するものである。低いしきい
値でのサブスレッショルド特性は物理現象であるので、
これを改善する事は非常に困難であるが、本発明は、高
いしきい値を持ちサブスレッショルド特性の良好なN−
MOSFETを組合せ、これをリーク電流のストッパと
するという簡単な回路的工夫によりそれを実現した。
る。分図(b)は、分図(a)に示す回路における各信
号の動作タイミングを示すタイミング図である。
る。
Claims (1)
- 【請求項1】 ソースが一方の電源線に接続された一導
電型MOS電界効果トランジスタと、ドレインおよびゲ
ートが前記一導電型MOS電界効果トランジスタのドレ
インおよびゲートにそれぞれ接続された第1の逆導電型
MOS電界効果トランジスタと、しきい値電圧が前記第
1の逆導電型MOS電界効果トランジスタのしきい値電
圧よりも大きく、ドレインが前記第1の逆導電型MOS
電界効果トランジスタのソースに接続され、ソースが他
方の電源線に接続された第2の逆導電型MOS電界効果
トランジスタとを含み、 前記一導電型MOS電界効果トランジスタ及び前記第1
の逆導電型MOS電界効果トランジスタのゲートには反
転させて出力すべき入力信号が入力され、前記第2の逆
導電型MOS電界効果トランジスタのゲートには外部か
らの二値制御信号が入力されることを特徴とするCMO
Sインバータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04045111A JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Cmosインバータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04045111A JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Cmosインバータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05268065A JPH05268065A (ja) | 1993-10-15 |
JP3110129B2 true JP3110129B2 (ja) | 2000-11-20 |
Family
ID=12710159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04045111A Expired - Lifetime JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Cmosインバータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3110129B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3693369B2 (ja) * | 1994-08-31 | 2005-09-07 | 株式会社 沖マイクロデザイン | 不揮発性メモリ |
TW324101B (en) | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
US5831451A (en) * | 1996-07-19 | 1998-11-03 | Texas Instruments Incorporated | Dynamic logic circuits using transistors having differing threshold voltages |
DE19741178A1 (de) * | 1997-09-18 | 1998-12-17 | Siemens Ag | Logisches Gatter mit einem Inverter |
US6429688B2 (en) | 1998-07-15 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit |
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JP4286041B2 (ja) * | 2002-07-15 | 2009-06-24 | 株式会社ルネサステクノロジ | 半導体装置 |
JP5151411B2 (ja) | 2007-11-15 | 2013-02-27 | 富士通株式会社 | 電子回路装置 |
-
1992
- 1992-03-03 JP JP04045111A patent/JP3110129B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05268065A (ja) | 1993-10-15 |
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