DE19741178A1 - Logisches Gatter mit einem Inverter - Google Patents

Description

Die Erfindung betrifft ein logisches Gatter mit einem Inver­ ter.

Der Erfindung liegt die Aufgabe zugrunde, ein logisches Gat­ ter mit einem Inverter anzugeben, das so gestaltet ist, daß mit ihm als Grundbaustein eine Vielzahl von logischen Funk­ tionen mit äußerst geringem Aufwand realisierbar sind. Eine weitere Aufgabe besteht darin, eine Logikschaltung mit mehre­ ren solcher logischen Gatter anzugeben, die mit geringem Auf­ wand realisiert ist.

Diese Aufgaben werden mit einem logischen Gatter gemäß An­ spruch 1 und einer Logikschaltung gemäß Anspruch 8 gelöst. Weiterbildungen und Ausgestaltungen der Erfindung sind Gegen­ stand von abhängigen Ansprüchen.

Das erfindungsgemäße logische Gatter hat den Vorteil, daß mit ihm mit äußerst geringem Aufwand beispielsweise RS-Flip- Flops, Transfergates oder Ereignisdetektoren realisiert wer­ den können.

Die erfindungsgemäße Logikschaltung weist mehrere der erfin­ dungsgemäßen logischen Gatter auf. Sie kann beispielsweise eine mit äußerst geringen Anzahl von Bauteilen realisierte OR-Schaltung sein.

Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert, die Ausführungsbeispiele der Erfindung zeigen. Es zeigen:

Fig. 1a und 1b Ausführungsbeispiele des erfindungsgemä­ ßen logischen Gatters als Transfergates mit zugehörigen Wahrheitstabellen,

Fig. 2 ein Ausführungsbeispiel des logischen Gatters als RS-Flip-Flop und eine zugehö­ rige Wahrheitstabelle,

Fig. 3a und 3b Ausführungsbeispiele des logischen Gat­ ters als Ereignisdetektoren,

Fig. 4 ein Ausführungsbeispiel der erfindungsge­ mäßen Logikschaltung mit zwei logischen Gattern gemäß Fig. 3a, die eine OR-Schaltung ist,

Fig. 1a zeigt als ein erstes Ausführungsbeispiel des erfin­ dungsgemäßen logischen Gatters ein Transfergate. Zwischen ei­ nem ersten Versorgungspotential VDD und einem zweiten Versor­ gungspotential Masse ist eine Reihenschaltung aus drei Tran­ sistoren T1 bis T3 angeordnet. Der erste Transistor T1 ist ein p-Kanal-Transistor und der zweite T2 und dritte T3 Tran­ sistor sind n-Kanal-Transistoren. Der erste Transistor T1 und der zweite Transistor T2 bilden einen CMOS-Inverter mit einem Eingang A und einem Ausgang OUT. Das Gate des dritten Transi­ stors T3 ist mit einem Steuersignal CTR verbunden.

Das Steuersignal CTR ist auch mit einem ersten Eingang eines NAND-Gatters verbunden, dessen Ausgang mit dem Eingang A des CMOS-Inverters verbunden ist. Ein zweiter Eingang des NAND- Gatters ist mit einem Eingangssignal IN verbunden. Hat das Steuersignal CTR Massepotential, ist der dritte Transistor T3 gesperrt und am Eingang A des Inverters liegt, unabhängig vom Eingangssignal IN, ein hohes Potential an, so daß auch der erste Transistor T1 gesperrt ist. Ist das Steuersignal CTR dagegen im wesentlichen gleich dem ersten Versorgungspotenti­ al VDD, leitet der dritte Transistor T3 und das Potential am Eingang A des Inverters ist gleich dem invertierten Eingangs­ signal IN. Somit erscheint am Ausgang OUT bei einem hohen Pe­ gel des Steuersignals CTR das nicht invertierte Eingangs­ signal IN. Das logische Gatter in Fig. 1a hat somit die Funktion eines Transfergates, bei dem am Ausgang OUT in Ab­ hängigkeit vom Steuersignal CTR entweder das Eingangssignal IN anliegt oder der Ausgang OUT hochohmig geschaltet ist.

Fig. 1b zeigt ein zu Fig. 1a alternatives Ausführungsbei­ spiel des logischen Gatters, das analog zum Gatter aus Fig. 1 funktioniert. Bei ihr ist zwischen den Eingängen des logi­ schen Gatters und dem Eingang A des Inverters als Logikein­ heit ein NOR-Gatter statt eines NAND-Gatters gemäß Fig. 1a vorhanden. Fig. 1a und 1b sind auch die den gezeigten Gat­ tern zugehörigen Wahrheitstabellen zu entnehmen.

Der wesentliche Vorteil der in den Fig. 1a und 1b gezeig­ ten Transfergates ist, daß sie in jede beliebige Treiberkette eingebracht werden können, wobei der erste Transistor T1 re­ lativ klein dimensioniert sein kann. Dadurch haben diese Transfergates eine kleine Ausgangskapazität und eine hohe Schaltgeschwindigkeit.

Fig. 2 zeigt ein weiteres Ausführungsbeispiel des erfin­ dungsgemäßen logischen Gatters. Dieses stellt ein RS-Flip- Flop dar. Ihm wird am Eingang A des Inverters ein Setzsignal SET zugeführt und am Gate des dritten Transistors T3 ein in­ vertiertes Rücksetzsignal /RESET. Eine Kapazität C am Ausgang OUT des RS-Flip-Flops wird in Abhängigkeit von fallenden Flanken des Setzsignals SET bzw. des Rücksetzsignals RESET geladen bzw. entladen. Fig. 2 zeigt auch eine Wahrheitsta­ belle für das RS-Flip-Flop. Man erkennt, daß im Gegensatz zu herkömmlichen RS-Flip-Flops das erfindungsgemäße RS-Flip-Flop keinen verbotenen Zustand hat, das heißt, es sind alle Kombi­ nationen des Setzsignals SET und des Rücksetzsignals RESET zulässig. Bei herkömmlichen RS-Flip-Flops muß Vorsorge ge­ troffen werden, daß die nicht zulässige Kombination des Setz- und Rücksetzsignals nicht auftreten kann. Vergleichbare Maß­ nahmen sind beim in Fig. 2 gezeigten Gegenstand nicht not­ wendig.

Fig. 3a und 3b zeigen zwei äquivalente Ausführungsbeispie­ le des logischen Gatters, die Ereignisdetektoren sind. Beim Gatter in Fig. 3a ist die Reihenfolge des zweiten Transi­ stors T2 und des dritten Transistors T3 gegenüber den übrigen Ausführungsbeispielen der Erfindung vertauscht. Für alle Aus­ führungsbeispiele der Erfindung gilt, daß die Reihenfolge des zweiten Transistors T2 und des dritten Transistors T3 belie­ big ist. Mittels des Rücksetzsignals RESET in Fig. 3a bzw. 3b lassen sich die gezeigten Gatter vor einem erwarteten Er­ eignis rücksetzen. Für das Gatter in Fig. 3a bedeutet dies, daß bei einem hohen Pegel des Rücksetzsignals RESET sowohl der zweite T2 als auch der dritte T3 Transistor leiten und eine Kapazität C am Ausgang OUT entladen wird. Die Kapazität O wird erst wieder aufgeladen, wenn das Eingangssignal IN ei­ nen hohen Pegel aufweist. Oberhalb der Eingänge des Gatters in Fig. 3a sind die Signalverläufe für das Rücksetzsignal RESET und das Eingangssignal IN beispielhaft eingezeichnet.

Der Ereignisdetektor in Fig. 3a eignet sich zur Überwachung eines logischen Eingangssignals IN auf Änderung seines Pe­ gels. Sobald das Rücksetzsignal RESET auf den niedrigen Pegel wechselt, wird das Eingangssignal IN auf eine steigende Flan­ ke überprüft. Bei Auftreten der steigenden Flanke ändert sich der Pegel am Ausgang OUT. Der Pegel am Ausgang bleibt dann solange unverändert, bis das Rücksetzsignal RESET erneut auf einen hohen Pegel wechselt und den Kondensator C entlädt.

Das Gatter in Fig. 3b funktioniert äquivalent zu demjenigen in Fig. 3a mit dem Unterschied, daß der Kondensator C durch das Rücksetzsignal RESET auf das erste Versorgungspotential VDD aufgeladen und bei einem hohen Pegel des Eingangssignals IN, das hier als das zu detektierende Ereignis betrachtet wird, entladen wird.

Fig. 4 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Logikschaltung. Bei ihr sind zwei der in Fig. 3a gezeigten Ereignisdetektoren ausgangsseitig miteinander verbunden. Au­ ßerdem teilen sie sich den dritten Transistor T3. Es sind je­ doch auch andere Ausführungsbeispiele möglich, bei denen je­ des logische Gatter der Logikschaltung seinen eigenen dritten Transistor T3 aufweist. Die Logikschaltung gemäß Fig. 4 ist eine OR-Schaltung mit zwei Eingangssignalen IN1, IN2. Anders als herkömmliche OR-Schaltungen weist diejenige in Fig. 4 ein Taktsignal in Form des Rücksetzsignals RESET auf. Weist dieses einen hohen Pegel auf, versetzt es die NOR-Schaltung in einen Ausgangszustand, bei dem die Kapazität C am Ausgang OUT entladen wird. Die Kapazität C wird bei einer anschlie­ ßenden negativen Flanke des Rücksetzsignals RESET (Bewertungszeitpunkt) dann auf den Wert des ersten Versor­ gungspotentials VDD geladen, wenn wenigstens eines der Ein­ gangssignale IN1, IN2 einen hohen Pegel aufweist. Fig. 4 ist auch die der OR-Schaltung zugehörige Wahrheitstabelle zu ent­ nehmen.

Herkömmliche OR-Schaltungen weisen eine Reihenschaltung von Transistoren auf, deren Gates je eines der Eingangssignale zugeführt wird. Bei einer zunehmenden Anzahl von Eingangs­ signalen muß für eine ausreichende Stromleitfähigkeit dieser Transistoren ihr Weiten-Zu-Längen-Verhältnis immer größer ge­ wählt werden. Dies führt dazu, daß herkömmliche OR-Schal­ tungen mit vielen Eingängen einen großen Flächenbedarf haben. Bei der erfindungsgemäßen OR-Schaltung gemäß Fig. 4 kann die Anzahl der Eingangssignale IN1, IN2 beliebig erhöht werden, ohne daß die Dimensionierung der dabei eingesetzten Transistoren T1, T2, T3 sowie der Logikeinheiten mit den NAND-Gattern anders dimensioniert werden müßten. Dies liegt daran, daß es sich um keine Reihenschaltung der Transistoren T1, T2 für die verschiedenen Eingangssignale IN1, IN2 han­ delt, sondern um eine Parallelschaltung.

Bei Bedarf kann bei den Ausführungsbeispielen nach den Fig. 2 bis 4 am Ausgang OUT zusätzlich oder alternativ zum Kondensator C eine Halteschaltung vorgesehen sein. Bei einer hohen Taktfrequenz der zugeführten Signale ist im allgemeinen am Ausgang OUT keine Halteschaltung notwendig.

Der Kondensator C kann durch Kapazitäten der damit verbunde­ nen Transistoren oder Leitungen gebildet sein.

Claims (7)

1. Logisches Gatter mit einem Inverter mit einem ersten Tran­ sistor (T1) eines ersten Leitungstyps und einem zweiten Tran­ sistor (T2) eines zweiten Leitungstyps,

• - wobei eine steuerbare Strecke des ersten Transistors (T1) zwischen einem ersten Versorgungspotential (VDD; Masse) und einem Ausgang (OUT) des logischen Gatters angeordnet ist,
• - wobei eine steuerbare Strecke des zweiten Transistors (T2) zwischen dem Ausgang (OUT) und einem zweiten Versorgungspo­ tential (Masse; VDD) angeordnet ist,
• - wobei der Ausgang (OUT) oder das zweite Versorgungspotenti­ al (Masse; VDD) über einen dritten Transistor (T3) des zweiten Leitungstyps mit der steuerbaren Strecke des zwei­ ten Transistors (T2) verbunden ist,
• - wobei Steueranschlüsse des ersten (T1) und des zweiten (T2) Transistors mit einem Eingang (A) des Inverters verbunden sind,
• - und wobei ein Steueranschluß des dritten Transistors (T3) mit einem Steuersignal (CTR; /RESET; RESET) verbunden ist.

2. Logisches Gatter nach Anspruch 1, das ein RS-Flipflop ist, wobei der Eingang (A) des Inverters mit einem Setzsignal (SET) verbunden ist und das Steuersignal ein invertiertes Rücksetzsignal (/RESET) ist.

3. Logisches Gatter nach Anspruch 1,

• - mit einer Logikeinheit
  • - mit einem Ausgang, der mit dem Eingang (A) des Inverters verbunden ist,
  • - mit einem ersten Eingang, der mit einem Eingangssignal (IN; SET; IN1; IN2) verbunden ist,
  • - und mit einem zweiten Eingang, der mit dem Steuersignal (CTR; /RESET; RESET) verbunden ist.

4. Logisches Gatter nach Anspruch 3,

• - bei dem bei gesperrtem dritten Transistor (T3) ein Potenti­ al am Ausgang der Logikeinheit in etwa den Wert des ersten Versorgungspotentials (VDD; Masse) hat
• - und bei dem bei geöffnetem dritten Transistor (T3) das Po­ tential am Ausgang der Logikeinheit vom Eingangsignal (IN; SET; IN1; IN2) abhängig ist.

5. Logisches Gatter nach Anspruch 3,

• - bei dem bei gesperrtem dritten Transistor (T3) ein Potenti­ al am Ausgang der Logikeinheit vom Eingangssignal (IN; SET; IN1; IN2) abhängig ist
• - und bei dem bei geöffnetem dritten Transistor (T3) das Po­ tential am Ausgang der Logikeinheit in etwa den Wert des ersten Versorgungspotentials (VDD; Masse) hat.

6. Logikschaltung mit mehreren logischen Gattern nach An­ spruch 5, bei dem die Ausgänge (OUT) der logischen Gatter miteinander verbunden sind und den Gattern jeweils dasselbe Steuersignal (CTR; /RESET; RESET) zugeführt ist.

7. Logikschaltung nach Anspruch 6, bei dem mehrere der logischen Gatter ihren dritten Transistor (T3) gemeinsam haben.