JPH0321997B2 - - Google Patents
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- Publication number
- JPH0321997B2 JPH0321997B2 JP56092989A JP9298981A JPH0321997B2 JP H0321997 B2 JPH0321997 B2 JP H0321997B2 JP 56092989 A JP56092989 A JP 56092989A JP 9298981 A JP9298981 A JP 9298981A JP H0321997 B2 JPH0321997 B2 JP H0321997B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- pulse
- pulse generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体メモリにおいて、アドレス信
号のレベル変化に応答してパルス信号を発生する
パルス発生回路を備えた半導体メモリ制御回路に
関する。
号のレベル変化に応答してパルス信号を発生する
パルス発生回路を備えた半導体メモリ制御回路に
関する。
半導体メモリにおいては、アドレス信号が変化
した時にパルス信号を発生させ、このパルス信号
を種々の制御に用いるようにしている。従来、ア
ドレス信号のレベル変化に応答してパルス信号を
発生するパルス回路としては、例えば第１図に示
すようなものがある。このパルス発生回路では、
入力信号Ａと、この入力信号Ａを遅延回路１で遅
延した信号Ｂとを、イクスクルーシブオア（排他
的論理和）回路２に入力させることにより、入力
信号Ａのレベルが変化したときに、イクスクルー
シブオア回路２の出力信号Ｃにパルスを出現させ
るようにしている。
した時にパルス信号を発生させ、このパルス信号
を種々の制御に用いるようにしている。従来、ア
ドレス信号のレベル変化に応答してパルス信号を
発生するパルス回路としては、例えば第１図に示
すようなものがある。このパルス発生回路では、
入力信号Ａと、この入力信号Ａを遅延回路１で遅
延した信号Ｂとを、イクスクルーシブオア（排他
的論理和）回路２に入力させることにより、入力
信号Ａのレベルが変化したときに、イクスクルー
シブオア回路２の出力信号Ｃにパルスを出現させ
るようにしている。
しかしながら、上記のようなパルス発生回路で
はイクスクルーシブオア回路が必要であり、この
イクスクルーシブオア回路は、第２図にその詳細
な構成を示すように素子を多く必要とする。した
がつて、このようなパルス発生回路にあつては、
素子を多く必要とするために消費電力も大きく、
応答速度も遅くなるという欠点がある。
はイクスクルーシブオア回路が必要であり、この
イクスクルーシブオア回路は、第２図にその詳細
な構成を示すように素子を多く必要とする。した
がつて、このようなパルス発生回路にあつては、
素子を多く必要とするために消費電力も大きく、
応答速度も遅くなるという欠点がある。
この発明は上記のような事情に鑑みてなされた
もので、回路構成を簡単にすることにより、消費
電力も少なくて済み、応答速度も速くなるパルス
発生回路を備えた半導体メモリ制御回路を提供す
ることを目的とする。
もので、回路構成を簡単にすることにより、消費
電力も少なくて済み、応答速度も速くなるパルス
発生回路を備えた半導体メモリ制御回路を提供す
ることを目的とする。
以下、図面を参照してこの発明の一実施例を説
明する。第３図はこの発明のパルス発生回路を備
えた半導体メモリ制御回路の回路図である。図に
おいて、入力信号A′0およびこの信号A′0と位相が
異なる反転入力信号′0はそれぞれエンハンスメ
ント型でＮチヤネル型のトランジスタ４３，４４
のドレインに供給される。また入力信号A′0は、
インバータ４５で反転され、抵抗４６およびコン
デンサ４７で遅延され、信号ｔとしてインバータ
４８に供給される。インバータ４８の出力信号ｕ
はトランジスタ４４のゲートに供給されると共
に、インバータ４９で反転され、信号ｖとしてト
ランジスタ４３のゲートに供給される。そして、
トランジスタ４３および４４のそれぞれのソース
を共通に接続し、その接続点の電位をパルス出力
信号W0として出力している。
明する。第３図はこの発明のパルス発生回路を備
えた半導体メモリ制御回路の回路図である。図に
おいて、入力信号A′0およびこの信号A′0と位相が
異なる反転入力信号′0はそれぞれエンハンスメ
ント型でＮチヤネル型のトランジスタ４３，４４
のドレインに供給される。また入力信号A′0は、
インバータ４５で反転され、抵抗４６およびコン
デンサ４７で遅延され、信号ｔとしてインバータ
４８に供給される。インバータ４８の出力信号ｕ
はトランジスタ４４のゲートに供給されると共
に、インバータ４９で反転され、信号ｖとしてト
ランジスタ４３のゲートに供給される。そして、
トランジスタ４３および４４のそれぞれのソース
を共通に接続し、その接続点の電位をパルス出力
信号W0として出力している。
このように構成されたパルス発生回路にあつて
は、入力信号A′0が「０」であるとすると、信号
ｔ、ｖは「１」、信号ｕは「０」となる。したが
つて、トランジスタ４４はカツトオフ状態で、ト
ランジスタ４３はオン状態となり、信号W0は
「０」となる。そして、信号A′0が「０」から
「１」に変化しても、遅延手段を構成するインバ
ータ４５，４８，４９、抵抗４６およびコンデン
サ４７により、その変化は、第４図に示すよう
に、すぐには信号ｕ、ｖには表われない。したが
つて、信号W0は、トランジスタ４３がオン状態
のままであるので、信号A′0の変化がそのまま伝
わり「１」に変化する。その後、インバータ４
５，４８，４９、抵抗４６およびコンデンサ４７
により、一定時間遅れて、信号ｕ、ｖはそれぞれ
「１」、「０」に変化し、第１のスイツチング手段
を構成するトランジスタ４３はカツトオフ、第２
のスイツチング手段を構成するトランジスタ４４
はオン状態となる。この時、反転入力信号′0は
「０」になつているので、出力信号W0は「０」に
なる。
は、入力信号A′0が「０」であるとすると、信号
ｔ、ｖは「１」、信号ｕは「０」となる。したが
つて、トランジスタ４４はカツトオフ状態で、ト
ランジスタ４３はオン状態となり、信号W0は
「０」となる。そして、信号A′0が「０」から
「１」に変化しても、遅延手段を構成するインバ
ータ４５，４８，４９、抵抗４６およびコンデン
サ４７により、その変化は、第４図に示すよう
に、すぐには信号ｕ、ｖには表われない。したが
つて、信号W0は、トランジスタ４３がオン状態
のままであるので、信号A′0の変化がそのまま伝
わり「１」に変化する。その後、インバータ４
５，４８，４９、抵抗４６およびコンデンサ４７
により、一定時間遅れて、信号ｕ、ｖはそれぞれ
「１」、「０」に変化し、第１のスイツチング手段
を構成するトランジスタ４３はカツトオフ、第２
のスイツチング手段を構成するトランジスタ４４
はオン状態となる。この時、反転入力信号′0は
「０」になつているので、出力信号W0は「０」に
なる。
次に、入力信号A′0が「１」から「０」に、反
転入力信号′0が「０」から「１」に変化したと
すると、インバータ４５，４８，４９、抵抗４６
およびコンデンサ４７により、その変化は、第４
図に示すように、すぐには信号ｕ、ｖに表われな
い。したがつて、出力信号W0は、トランジスタ
４４がオン状態のままであるので、反転入力信号
Ａ′0の変化がそのまま伝わり、「１」に変化する。
その後、抵抗４６、コンデンサ４７により一定時
間遅れて、信号ｕ、ｖがそれぞれ「０」、「１」に
変化する。そして、トランジスタ４４はカツトオ
フ、トランジスタ４３はオン状態となる。この
時、入力信号A′0は「０」なので、出力信号W0は
「０」になる。
転入力信号′0が「０」から「１」に変化したと
すると、インバータ４５，４８，４９、抵抗４６
およびコンデンサ４７により、その変化は、第４
図に示すように、すぐには信号ｕ、ｖに表われな
い。したがつて、出力信号W0は、トランジスタ
４４がオン状態のままであるので、反転入力信号
Ａ′0の変化がそのまま伝わり、「１」に変化する。
その後、抵抗４６、コンデンサ４７により一定時
間遅れて、信号ｕ、ｖがそれぞれ「０」、「１」に
変化する。そして、トランジスタ４４はカツトオ
フ、トランジスタ４３はオン状態となる。この
時、入力信号A′0は「０」なので、出力信号W0は
「０」になる。
このように上記パルス発生回路では、入力信号
A′0のレベルが「０」から「１」、あるいは「１」
から「０」に遷移した時に、一定期間出力信号
W0を「１」にするパルスを発生する。
A′0のレベルが「０」から「１」、あるいは「１」
から「０」に遷移した時に、一定期間出力信号
W0を「１」にするパルスを発生する。
なお、上記実施例において、抵抗４６およびコ
ンデンサ４７の定数を変えることにより、あるい
はインバータの数を変えることにより、出力信号
W0におけるパルス幅を変えることができる。ま
た、上記実施例では、インバータ４５，４８，４
９、抵抗４６およびコンデンサ４７を用いて入力
信号A′0を遅延させるようにしたが、これは抵抗
４６もしくはコンデンサ４７だけでもよく、ある
いはインバータ４５，４８，４９等だけでも代用
できるものである。というのは、インバータだけ
でも信号を遅延させる機能を有するからである。
例えば、インバータ１段だけでも、そのインバー
タを構成するトランジスタの寸法、あるいはイン
バータのシキイ値等を適当に変えることにより、
前記出力信号W0におけるパルス幅を変えること
ができる。
ンデンサ４７の定数を変えることにより、あるい
はインバータの数を変えることにより、出力信号
W0におけるパルス幅を変えることができる。ま
た、上記実施例では、インバータ４５，４８，４
９、抵抗４６およびコンデンサ４７を用いて入力
信号A′0を遅延させるようにしたが、これは抵抗
４６もしくはコンデンサ４７だけでもよく、ある
いはインバータ４５，４８，４９等だけでも代用
できるものである。というのは、インバータだけ
でも信号を遅延させる機能を有するからである。
例えば、インバータ１段だけでも、そのインバー
タを構成するトランジスタの寸法、あるいはイン
バータのシキイ値等を適当に変えることにより、
前記出力信号W0におけるパルス幅を変えること
ができる。
また、前記抵抗４６は、ポリシリコン、あるい
はN+拡散層で形成してもよいが、MOSトランジ
スタを用いれば、より小さな面積で大きな抵抗値
が得られる。前記コンデンサ４７も、MOSトラ
ンジスタのゲート部を用いれば、より小さな面積
で大きな容量値が得られる。なお、前記コンデン
サ４７は、特に設けなくても、インバータ入力段
の例えば第３図中のインバータ４８の入力段のト
ランジスタのゲート部の容量がその役割を果た
す。もちろん、前記抵抗４６をMOSトランジス
タで作つた時は、そのMOSトランジスタが抵抗
となるばかりではなく、自動的に前記コンデンサ
４７の役割も果たすことになる。
はN+拡散層で形成してもよいが、MOSトランジ
スタを用いれば、より小さな面積で大きな抵抗値
が得られる。前記コンデンサ４７も、MOSトラ
ンジスタのゲート部を用いれば、より小さな面積
で大きな容量値が得られる。なお、前記コンデン
サ４７は、特に設けなくても、インバータ入力段
の例えば第３図中のインバータ４８の入力段のト
ランジスタのゲート部の容量がその役割を果た
す。もちろん、前記抵抗４６をMOSトランジス
タで作つた時は、そのMOSトランジスタが抵抗
となるばかりではなく、自動的に前記コンデンサ
４７の役割も果たすことになる。
また、上記入力信号A′0および反転入力信号
Ａ′0として、半導体メモリ内に設けられるアドレ
スバツフア回路の出力信号が用いられる。すなわ
ち、通常、アドレスバツフア回路の出力はデコー
ダ回路の入力となるため、アドレスバツフア回路
はアドレス入力と同相の信号と、その反転信号の
二種の出力を持つ。すなわち、この二種の互いに
反転した信号を前記信号A′0、′0として用いれ
ばよい。
Ａ′0として、半導体メモリ内に設けられるアドレ
スバツフア回路の出力信号が用いられる。すなわ
ち、通常、アドレスバツフア回路の出力はデコー
ダ回路の入力となるため、アドレスバツフア回路
はアドレス入力と同相の信号と、その反転信号の
二種の出力を持つ。すなわち、この二種の互いに
反転した信号を前記信号A′0、′0として用いれ
ばよい。
上記構成の半導体メモリ制御回路では、回路を
構成する素子数を少なくすることができるので、
消費電力が少なくて済み、入力信号に対する出力
信号の応答速度も速くなるという効果を奏する。
構成する素子数を少なくすることができるので、
消費電力が少なくて済み、入力信号に対する出力
信号の応答速度も速くなるという効果を奏する。
以上述べたように、この発明によれば回路構成
を簡単化することができるパルス発生回路を備え
た半導体メモリ制御回路を提供することができ
る。
を簡単化することができるパルス発生回路を備え
た半導体メモリ制御回路を提供することができ
る。
第１図は従来のパルス発生回路を示す回路図、
第２図は上記従来回路で使用されるイクスクルー
シブオア回路の詳細な回路図、第３図はこの発明
のパルス発生回路を備えた半導体メモリ制御回路
の一実施例の回路図、第４図は同実施例の動作を
説明するためのタイミングチヤートである。 ４３，４４……エンハンスメント型トランジス
タ、４５，４８，４９……インバータ、４６……
抵抗、４７……コンデンサ。
第２図は上記従来回路で使用されるイクスクルー
シブオア回路の詳細な回路図、第３図はこの発明
のパルス発生回路を備えた半導体メモリ制御回路
の一実施例の回路図、第４図は同実施例の動作を
説明するためのタイミングチヤートである。 ４３，４４……エンハンスメント型トランジス
タ、４５，４８，４９……インバータ、４６……
抵抗、４７……コンデンサ。
Claims (1)
- １ アドレス信号が入力されるアドレスバツフア
回路と、上記入力アドレス信号と同相の信号が出
力される上記アドレスバツフア回路の第１の出力
と、上記入力アドレス信号と逆相の信号が出力さ
れる上記アドレスバツフア回路の第２の出力と、
上記アドレスバツフア回路の第１又は第２の出力
を一定時間遅延する遅延手段と、出力が互いに接
続され、上記遅延手段の出力でそれぞれスイツチ
ング制御され前記第１又は第２の出力のいずれか
一方を出力する同一チヤネル型のトランジスタで
なる二つのスイツチ素子からなるパルス発生回路
とを具備し、上記パルス発生回路からの出力パル
ス信号を利用して半導体メモリの内部動作を制御
するように構成したことを特徴とするパルス発生
回路を備えた半導体メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298981A JPS5726925A (en) | 1981-06-18 | 1981-06-18 | Pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298981A JPS5726925A (en) | 1981-06-18 | 1981-06-18 | Pulse generating circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55066254A Division JPS5913117B2 (ja) | 1980-05-19 | 1980-05-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5726925A JPS5726925A (en) | 1982-02-13 |
| JPH0321997B2 true JPH0321997B2 (ja) | 1991-03-25 |
Family
ID=14069774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9298981A Granted JPS5726925A (en) | 1981-06-18 | 1981-06-18 | Pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5726925A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298212A (ja) * | 1988-10-05 | 1990-04-10 | Nec Corp | クロック信号発生回路 |
| JPH0285109U (ja) * | 1988-12-20 | 1990-07-03 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50140255A (ja) * | 1974-04-30 | 1975-11-10 |
-
1981
- 1981-06-18 JP JP9298981A patent/JPS5726925A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5726925A (en) | 1982-02-13 |
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