JPS6362413A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6362413A JPS6362413A JP61207517A JP20751786A JPS6362413A JP S6362413 A JPS6362413 A JP S6362413A JP 61207517 A JP61207517 A JP 61207517A JP 20751786 A JP20751786 A JP 20751786A JP S6362413 A JPS6362413 A JP S6362413A
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- circuit
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- semiconductor integrated
- transistor
- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 claims description 2
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に係り、特に、０ＭＯ
Ｓトランジスタ回路のスイッチング時に発生する貫通電
流を減少させることのできる半導体集積回路装置に関す
るものである。
Ｓトランジスタ回路のスイッチング時に発生する貫通電
流を減少させることのできる半導体集積回路装置に関す
るものである。
従来の半導体集積回路装置の一例を第４図に示し説明す
る。この第４図は０ＭＯＳトランジスタ回路の最小単位
を示すインバータ回路である。
る。この第４図は０ＭＯＳトランジスタ回路の最小単位
を示すインバータ回路である。
図において、■、は入力端子２１に印加される入力電圧
、■。は出力端子２２に得られる出力電圧、ｖｅｅは電
源である。１はＰチャネルＭＯＳトランジスタ（以下、
Ｐ−ＭＯ３Ｔと呼称する）で、ａはそのソース、ｂはそ
のドレイン、Ｃはそのゲートである。２はＮチャネルＭ
Ｏ３Ｉ−ランジスタ（以下、Ｎ−ＭＯ３Ｔと呼称する）
で、ｄはそのソース２ ｅはそのドレイン、ｆはそのゲ
ートである。そして、Ｐ−ＭＯ３ＴＩのソースａが電源
■、Ｃに接続され、Ｎ−ＭＯ３Ｔ２のソースｄは接地さ
れ、両ＭＯ３Ｔ１．２の各ゲートｃ、ｆは共通に前段回
路（図示せず）の出力端に接続され、両ＭＯ３Ｔ１．２
のドレインｂ、ｅは共通に次段回路（図示せず）の入力
端に接続されている。
、■。は出力端子２２に得られる出力電圧、ｖｅｅは電
源である。１はＰチャネルＭＯＳトランジスタ（以下、
Ｐ−ＭＯ３Ｔと呼称する）で、ａはそのソース、ｂはそ
のドレイン、Ｃはそのゲートである。２はＮチャネルＭ
Ｏ３Ｉ−ランジスタ（以下、Ｎ−ＭＯ３Ｔと呼称する）
で、ｄはそのソース２ ｅはそのドレイン、ｆはそのゲ
ートである。そして、Ｐ−ＭＯ３ＴＩのソースａが電源
■、Ｃに接続され、Ｎ−ＭＯ３Ｔ２のソースｄは接地さ
れ、両ＭＯ３Ｔ１．２の各ゲートｃ、ｆは共通に前段回
路（図示せず）の出力端に接続され、両ＭＯ３Ｔ１．２
のドレインｂ、ｅは共通に次段回路（図示せず）の入力
端に接続されている。
そして、この第５図に示す回路は、一導電形の半導体基
板内にこれと逆の導電形のアイランドを形成してＰ−Ｍ
Ｏ３ＴとＮ−ＭＯ３Ｔとを形成し、これらを直列に接続
してＣＭＯ３回路を構成している。
板内にこれと逆の導電形のアイランドを形成してＰ−Ｍ
Ｏ３ＴとＮ−ＭＯ３Ｔとを形成し、これらを直列に接続
してＣＭＯ３回路を構成している。
つぎにこの第４図に示す回路の動作を第５図を参照して
説明する。
説明する。
第５図は第４図の動作説明に供するインバータ回路の入
出力電圧および貫通電流の特性を示す特性図である。第
５図において、横軸は入力端子２１に与えられる入力電
圧Ｖ＋（Ｖ）であり、縦軸は出力端子２２における出力
電圧ＶＯ（ｖ）およびＰ−ＭＯ３ＴＩとＮ−ＭＯ３Ｔ２
との間を流れる貫通電流Ｉｃｅ（ｍＡ）である、また実
ｖＡ（イ）は入力電圧■、の変化に対する出力電圧■ｏ
の変化を表し、破線（ｏ）は入力電圧ｖ１の変化に対す
る上記貫通電流■。の変化を表す。
出力電圧および貫通電流の特性を示す特性図である。第
５図において、横軸は入力端子２１に与えられる入力電
圧Ｖ＋（Ｖ）であり、縦軸は出力端子２２における出力
電圧ＶＯ（ｖ）およびＰ−ＭＯ３ＴＩとＮ−ＭＯ３Ｔ２
との間を流れる貫通電流Ｉｃｅ（ｍＡ）である、また実
ｖＡ（イ）は入力電圧■、の変化に対する出力電圧■ｏ
の変化を表し、破線（ｏ）は入力電圧ｖ１の変化に対す
る上記貫通電流■。の変化を表す。
まず、入力電圧ｖ１を零から次第に増大させると、その
入力電圧ｖｌがＮ−ＭＯ３Ｔ２のしきい値電圧ｖｔＭに
到達するまでは、Ｐ−ＭＯ３ＴＩはオン（ＯＮ）、Ｎ−
ＭＯ３Ｔ２はオフ（ＯＦ Ｆ）の状態にあり、出力電圧
Ｖ。はハイレベル“Ｈ”（Ｖｃｃ）で一定となる。
入力電圧ｖｌがＮ−ＭＯ３Ｔ２のしきい値電圧ｖｔＭに
到達するまでは、Ｐ−ＭＯ３ＴＩはオン（ＯＮ）、Ｎ−
ＭＯ３Ｔ２はオフ（ＯＦ Ｆ）の状態にあり、出力電圧
Ｖ。はハイレベル“Ｈ”（Ｖｃｃ）で一定となる。
つぎに、Ｐ−ＭＯ３ＴＩのしきい値電圧をＶ？Ｐとし、
入力電圧■、が上記Ｎ−ＭＯ３Ｔ２のしきい値電圧Ｖ？
ＮからＶｃｅ １Ｖｔｐｌの間にあるときは、Ｐ−Ｍ
Ｏ３ＴＩおよびＮ−ＭＯ３Ｔ２は双方ともオンとなり、
出力電圧■。はハイレベル“Ｈ”からロウレベル“Ｌ５
に変化する。そして、特に、Ｐ−ＭＯ３ＴＩおよびＮ−
ＭＯ３Ｔ２の双方のオン抵抗値が同じになるときは、出
力電圧■。は急激に変化し、貫通電流ＩＣＣが最大とな
る。
入力電圧■、が上記Ｎ−ＭＯ３Ｔ２のしきい値電圧Ｖ？
ＮからＶｃｅ １Ｖｔｐｌの間にあるときは、Ｐ−Ｍ
Ｏ３ＴＩおよびＮ−ＭＯ３Ｔ２は双方ともオンとなり、
出力電圧■。はハイレベル“Ｈ”からロウレベル“Ｌ５
に変化する。そして、特に、Ｐ−ＭＯ３ＴＩおよびＮ−
ＭＯ３Ｔ２の双方のオン抵抗値が同じになるときは、出
力電圧■。は急激に変化し、貫通電流ＩＣＣが最大とな
る。
そして、このときの入力電圧が回路しきい値電圧ＶＴＭ
Ｃである。
Ｃである。
つぎに、入力電圧Ｖ、がＶｃｃ−Ｉ Ｖｙｐ ｌからＶ
ｃｃの間にあるときには、Ｐ−ＭＯ３ＴＩはオフ。
ｃｃの間にあるときには、Ｐ−ＭＯ３ＴＩはオフ。
Ｎ−ＭＯＳＴ２はオンとなり、出力電圧ｖ０はロウレベ
ル″Ｌ”で一定となる。
ル″Ｌ”で一定となる。
このような回路では、上述の回路しきい値電圧Ｖ ＴＨ
Ｃが約Ｖｃｃ／２になるようなオン抵抗値を有するＰ−
ＭＯ３ＴＩおよびＮ−ＭＯ３Ｔ２が選択される。
Ｃが約Ｖｃｃ／２になるようなオン抵抗値を有するＰ−
ＭＯ３ＴＩおよびＮ−ＭＯ３Ｔ２が選択される。
上記のような従来の半導体集積回路装置では、０ＭＯ３
）−ランジスタ回路において、前述したように、入力を
“Ｌ”から“Ｈ゛あるいはＨ”から“Ｌ″へとスイッチ
ング動作させる時、Ｐ−ＭＯ３ＴおよびＮ−ＭＯ３Ｔが
同時にオンする状態があるため、貫通電流ｒｃｃが流れ
た。この貫通電流ＩＯＣは、動作周波数が大きくなるに
つれて単位時間当りの合計が増加するので、従来のＣＭ
ＯＳトランジスタ回路は、動作周波数が増す程低消費電
力であるという最大の特長が薄れて行くという問題点が
あった。・更に、スイッチング時に貫通電流ＩＣＣが、
“Ｈ”側の電源から“Ｌ”側の電源へと急峻に流れる為
、電源ラインにノイズが発生するという問題点もあった
。
）−ランジスタ回路において、前述したように、入力を
“Ｌ”から“Ｈ゛あるいはＨ”から“Ｌ″へとスイッチ
ング動作させる時、Ｐ−ＭＯ３ＴおよびＮ−ＭＯ３Ｔが
同時にオンする状態があるため、貫通電流ｒｃｃが流れ
た。この貫通電流ＩＯＣは、動作周波数が大きくなるに
つれて単位時間当りの合計が増加するので、従来のＣＭ
ＯＳトランジスタ回路は、動作周波数が増す程低消費電
力であるという最大の特長が薄れて行くという問題点が
あった。・更に、スイッチング時に貫通電流ＩＣＣが、
“Ｈ”側の電源から“Ｌ”側の電源へと急峻に流れる為
、電源ラインにノイズが発生するという問題点もあった
。
この発明は、かかる問題点を解決するためになされたも
ので、スイッチング動作時に発生する貫通電流ＩＣＣを
低減することにより、動作周波数が増加しても低消費電
力という０ＭＯＳトランジスタ回路の特長を保つととも
に、スイッチング時に電源ラインに発生するノイズを低
減することのできる半導体集積回路装置を得ることを目
的とする。
ので、スイッチング動作時に発生する貫通電流ＩＣＣを
低減することにより、動作周波数が増加しても低消費電
力という０ＭＯＳトランジスタ回路の特長を保つととも
に、スイッチング時に電源ラインに発生するノイズを低
減することのできる半導体集積回路装置を得ることを目
的とする。
この発明に係る半導体集積回路装置は、一導電形の半導
体基板内にこれと逆の導電形のアイランドを形成してＰ
−ＭＯ３ＴとＮ−ＭＯ３Ｔとを形成し、これらを直列に
接続して構成したＣＭＯＳトランジスタ回路において、
該ＣＭＯＳトランジスタ回路の各ゲートの前段に、一方
のＭＯＳトランジスタのオン動作を他方のＭＯＳトラン
ジスタのオフ動作より遅らせるための論理回路を設けた
ものである。
体基板内にこれと逆の導電形のアイランドを形成してＰ
−ＭＯ３ＴとＮ−ＭＯ３Ｔとを形成し、これらを直列に
接続して構成したＣＭＯＳトランジスタ回路において、
該ＣＭＯＳトランジスタ回路の各ゲートの前段に、一方
のＭＯＳトランジスタのオン動作を他方のＭＯＳトラン
ジスタのオフ動作より遅らせるための論理回路を設けた
ものである。
この発明においては、一方のＭＯＳトランジスタのオン
動作が他方のＭＯＳトランジスタのオフ動作より遅れる
ので、両ＭＯ３Ｔが同時にオン状態となる期間が無くな
り、貫通電流の発生を防止することができる。
動作が他方のＭＯＳトランジスタのオフ動作より遅れる
ので、両ＭＯ３Ｔが同時にオン状態となる期間が無くな
り、貫通電流の発生を防止することができる。
以下、この発明の実施例を図について説明する。
第１図及び第２図はこの発明の一実施例による半導体集
積回路装置を示すブロック図及び具体的な回路図である
。両図において、１はＰ −ＭＯＳＴ、２はＮ−ＭＯ３
Ｔ、３〜７は各部での信号、８．９．１１．１２はイン
バータ、１０はＮＡＮＤ回路、１３はＮＯＲ回路、２１
は入力端子、２２は出力端子、３０はインバータ８，９
及びＮＡＮＤ回路１０からなる論理回路、４０はインバ
ータ１１．１２及びＮＯＲ回路１３からなる論理回路で
ある。
積回路装置を示すブロック図及び具体的な回路図である
。両図において、１はＰ −ＭＯＳＴ、２はＮ−ＭＯ３
Ｔ、３〜７は各部での信号、８．９．１１．１２はイン
バータ、１０はＮＡＮＤ回路、１３はＮＯＲ回路、２１
は入力端子、２２は出力端子、３０はインバータ８，９
及びＮＡＮＤ回路１０からなる論理回路、４０はインバ
ータ１１．１２及びＮＯＲ回路１３からなる論理回路で
ある。
次に、動作について第３図を参照して説明する。
ここで、第３図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はそれ
ぞれ信号３．信号４及び５．信号６．信号７の波形を示
し、第３図（Ｅ） は出力状態■。を示す。
ぞれ信号３．信号４及び５．信号６．信号７の波形を示
し、第３図（Ｅ） は出力状態■。を示す。
なお、説明を簡単にするために、上記信号波形にはなま
りがないものとしている。
りがないものとしている。
まず、入力電圧Ｖ、が“Ｌ”から“Ｈ”へ変化すると、
論理回路３０，４（１）ＮＡＮＤ回路１０゜ＮＯＲ回路
１３へ入力される信号３は“Ｌ”から“Ｈｌへと変化す
るが、信号４．５はインバータ８．９及び１１．１２が
あるためにＬ″から“Ｈｏへ変化するのがある程度遅延
することとなる。
論理回路３０，４（１）ＮＡＮＤ回路１０゜ＮＯＲ回路
１３へ入力される信号３は“Ｌ”から“Ｈｌへと変化す
るが、信号４．５はインバータ８．９及び１１．１２が
あるためにＬ″から“Ｈｏへ変化するのがある程度遅延
することとなる。
そして、ＮＯＲ回路１３は信号３のみで作動するため、
信号７は直ちに“Ｈ”がらＬ”へ反転するが、ＮＡＮＤ
回路１０は信号３及び４により作動するため、信号６の
“Ｈ”から“Ｌ″への反転は遅延してしまう、従ってＭ
−ＭＯ３Ｔ２はオンからオフ状態に直ちに変化するが、
Ｐ−ＭＯ３Ｔ１はオフからオン状態になるのが遅れるこ
ととなり、信号４の遅延時間だけＣＭＯＳトランジスタ
回路の出力状態は高インピーダンスＺの状態となる。
信号７は直ちに“Ｈ”がらＬ”へ反転するが、ＮＡＮＤ
回路１０は信号３及び４により作動するため、信号６の
“Ｈ”から“Ｌ″への反転は遅延してしまう、従ってＭ
−ＭＯ３Ｔ２はオンからオフ状態に直ちに変化するが、
Ｐ−ＭＯ３Ｔ１はオフからオン状態になるのが遅れるこ
ととなり、信号４の遅延時間だけＣＭＯＳトランジスタ
回路の出力状態は高インピーダンスＺの状態となる。
また、上記とは逆に、入力電圧■１が“Ｈ”から１Ｌ″
へ変化すると、ＮＡＮＤ回路１０及びＮＯＲ回路１３へ
入力される信号３は“Ｈ”から“Ｌ”へと変化するが、
信号４，５は上記と同様、“Ｈ”から“Ｌ”に変化する
のがある程度遅延することとなる。そして、ＮＡＮＤ回
路１０は信号３のみで作動するため、信号６は直ちに′
Ｌ”から“Ｈ”へ反転するが、ＮＯＲ回路１３は信号３
及び５により作動するため、信号７の＠Ｌ”から“Ｈ”
への反転は遅延してしまう。従って、Ｐ−ＭＯ３ＴＩは
オンからオフ状態に直ちに変化するが、Ｎ−ＭＯ３Ｔ２
はオフからオン状態になるのが遅れることとなり、信号
５の遅延時間だけＣＭＯＳトランジスタ回路の出力状態
は高インピーダンスＺの状態となる。
へ変化すると、ＮＡＮＤ回路１０及びＮＯＲ回路１３へ
入力される信号３は“Ｈ”から“Ｌ”へと変化するが、
信号４，５は上記と同様、“Ｈ”から“Ｌ”に変化する
のがある程度遅延することとなる。そして、ＮＡＮＤ回
路１０は信号３のみで作動するため、信号６は直ちに′
Ｌ”から“Ｈ”へ反転するが、ＮＯＲ回路１３は信号３
及び５により作動するため、信号７の＠Ｌ”から“Ｈ”
への反転は遅延してしまう。従って、Ｐ−ＭＯ３ＴＩは
オンからオフ状態に直ちに変化するが、Ｎ−ＭＯ３Ｔ２
はオフからオン状態になるのが遅れることとなり、信号
５の遅延時間だけＣＭＯＳトランジスタ回路の出力状態
は高インピーダンスＺの状態となる。
このように本実施例のＣＭＯＳトランジスタ回路では、
入力電圧が“Ｌ”から“Ｈ”あるいは＠Ｈ”からＬ″へ
とスイッチング動作する時に、高インピーダンスＺの状
態ができ、両ＭＯ３ＴＩ。
入力電圧が“Ｌ”から“Ｈ”あるいは＠Ｈ”からＬ″へ
とスイッチング動作する時に、高インピーダンスＺの状
態ができ、両ＭＯ３ＴＩ。
２が同時にオン状態となる期間が無くなるので、貫通電
流を流れなくすることができ、電源ラインのノイズも防
止することができ、動作周波数が増しても低消費電力で
あるという特長を維持することができる。
流を流れなくすることができ、電源ラインのノイズも防
止することができ、動作周波数が増しても低消費電力で
あるという特長を維持することができる。
また、このようなＣＭＯＳトランジスタ回路を、貫通電
流が最も発生する出力回路部に用いれば、半導体集積回
路装置全体の消費電力を低くすることができる。
流が最も発生する出力回路部に用いれば、半導体集積回
路装置全体の消費電力を低くすることができる。
また、本実施例回路において、遅延時間が十分でないた
めに高インピーダンスＺの状態にならなかったとしても
、貫通電流が流れる期間を従来のものより狭くすること
ができるので、貫通電流を低減することができる。
めに高インピーダンスＺの状態にならなかったとしても
、貫通電流が流れる期間を従来のものより狭くすること
ができるので、貫通電流を低減することができる。
なお、上記実施例では、信号に時間差をもたせるために
トランジスタ回路を用いているが、これは容量あるいは
抵抗を用いてもよく、上記実施例と同様の効果を奏する
。
トランジスタ回路を用いているが、これは容量あるいは
抵抗を用いてもよく、上記実施例と同様の効果を奏する
。
また、上記実施例では、論理回路３０及び４０を設ける
ことによって、スイッチング時に全く貫通電流を流さな
いようにしているが、論理回路３０のみを設けることに
より入力が“Ｌ゛から“Ｈ”へ変化する時のみの、また
論理回路４０のみを設けることにより入力が“Ｈ”から
“Ｌ″へ変化する時のみの貫通電流の発生をそれぞれ防
止することができるのは言うまでもない。
ことによって、スイッチング時に全く貫通電流を流さな
いようにしているが、論理回路３０のみを設けることに
より入力が“Ｌ゛から“Ｈ”へ変化する時のみの、また
論理回路４０のみを設けることにより入力が“Ｈ”から
“Ｌ″へ変化する時のみの貫通電流の発生をそれぞれ防
止することができるのは言うまでもない。
以上のように、この発明によれば、ＣＭＯＳトランジス
タ回路を構成するＰ−ＭＯ３ＴとＮ−ＭＯ３Ｔの各ゲー
トの前後に、一方のＭＯＳトランジスタのオン動作を他
方のＭＯＳトランジスタのオフ動作より遅らせるための
論理回路を設けたので、貫通電流の発生を防止でき、動
作周波数が増しても低消費電力であり、電源ラインでの
ノイズの発生を防止することができる半導体集積回路装
置を得ることができる。
タ回路を構成するＰ−ＭＯ３ＴとＮ−ＭＯ３Ｔの各ゲー
トの前後に、一方のＭＯＳトランジスタのオン動作を他
方のＭＯＳトランジスタのオフ動作より遅らせるための
論理回路を設けたので、貫通電流の発生を防止でき、動
作周波数が増しても低消費電力であり、電源ラインでの
ノイズの発生を防止することができる半導体集積回路装
置を得ることができる。
第１図はこの発明の一実施例による半導体集積回路装置
を示すブロック図、第２図はその具体的な回路図、第３
図は第２図の動作を説明するための信号波形及び出力状
態を示す図、第４図は従来の半導体集積回路装置の一例
を示す回路図、第５図はその動作を説明するための入出
力電圧及び貫通電流の特性を示す図である。 図において、１はＰチャネルＭＯＳトランジスタ、２は
ＮチャネルＭＯＳトランジスタ、８．９゜１１．１２は
インバータ、１０はＮＡＮＤ回路、１３はＮＯＲ回路、
３０．４０は論理回路である。 なお図中同一符号は同−又は相当部分を示す。
を示すブロック図、第２図はその具体的な回路図、第３
図は第２図の動作を説明するための信号波形及び出力状
態を示す図、第４図は従来の半導体集積回路装置の一例
を示す回路図、第５図はその動作を説明するための入出
力電圧及び貫通電流の特性を示す図である。 図において、１はＰチャネルＭＯＳトランジスタ、２は
ＮチャネルＭＯＳトランジスタ、８．９゜１１．１２は
インバータ、１０はＮＡＮＤ回路、１３はＮＯＲ回路、
３０．４０は論理回路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）一導電形の半導体基板内にこれと逆の導電形のア
イランドを形成してＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとを形成し、これらを直列
に接続して構成したＣＭＯＳトランジスタ回路を有する
半導体集積回路装置において、 上記ＣＭＯＳトランジスタ回路の各ゲートの前段に、一
方のＭＯＳトランジスタのオン動作を他方のＭＯＳトラ
ンジスタのオフ動作より遅らせるための論理回路を設け
たことを特徴とする半導体集積回路装置。 - （２）上記論理回路は、 出力が上記ＰチャネルＭＯＳトランジスタのゲートに接
続され、一方の入力が直接、他方の入力が遅延回路を介
して上記ＣＭＯＳトランジスタ回路の入力にそれぞれ接
続されたＮＡＮＤ回路と、出力が上記ＮチャネルＭＯＳ
トランジスタのゲートに接続され、一方の入力が直接、
他方の入力が遅延回路を介して上記ＣＭＯＳトランジス
タ回路の入力にそれぞれ接続されたＮＯＲ回路とを備え
たものであることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 - （３）上記遅延回路は、２個のインバータ、あるいは容
量、又は抵抗からなるものであることを特徴とする特許
請求の範囲第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207517A JPS6362413A (ja) | 1986-09-02 | 1986-09-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207517A JPS6362413A (ja) | 1986-09-02 | 1986-09-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362413A true JPS6362413A (ja) | 1988-03-18 |
Family
ID=16541026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207517A Pending JPS6362413A (ja) | 1986-09-02 | 1986-09-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362413A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048925A1 (en) * | 1999-12-28 | 2001-07-05 | Honeywell Inc. | Circuitry and method for removing glitches in digital circuits |
| US6617881B2 (en) | 2001-06-28 | 2003-09-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
-
1986
- 1986-09-02 JP JP61207517A patent/JPS6362413A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048925A1 (en) * | 1999-12-28 | 2001-07-05 | Honeywell Inc. | Circuitry and method for removing glitches in digital circuits |
| JP2003518865A (ja) * | 1999-12-28 | 2003-06-10 | ハネウェル・インコーポレーテッド | デジタル回路中のグリッチを低減する回路および方法 |
| US6617881B2 (en) | 2001-06-28 | 2003-09-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
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