JPS62109429A - Ｃ−ｍｏｓ回路 - Google Patents
Ｃ−ｍｏｓ回路Info
- Publication number
- JPS62109429A JPS62109429A JP60249699A JP24969985A JPS62109429A JP S62109429 A JPS62109429 A JP S62109429A JP 60249699 A JP60249699 A JP 60249699A JP 24969985 A JP24969985 A JP 24969985A JP S62109429 A JPS62109429 A JP S62109429A
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- JP
- Japan
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- transistor
- cut
- area
- signals
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｃ−Ｍ ＯＳ （Ｃｏｍｐｌ’ｅｍｅｎｔ
ａｒｙ −Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ）回路に係り、特に、その出カバソファを構
成するｎチャネルエンハンスメントトランジスタとｎチ
ャネルエンハンスメントトランジスタの同時導通による
貫通電流の防止に関する。
ａｒｙ −Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ）回路に係り、特に、その出カバソファを構
成するｎチャネルエンハンスメントトランジスタとｎチ
ャネルエンハンスメントトランジスタの同時導通による
貫通電流の防止に関する。
Ｃ−ＭＯＳ回路の出カバソファは、第３図に示すように
、Ｐチャネルエンハンスメント］・ランジスタ２とｎチ
ャネルエンハンスメントトランジスタ４とをそれぞれの
ドレイン側を共通にして直列に接続するとともに、共通
に接続したゲートに対して入力端子６からゲート信号を
加え、各トランジスタ２．４を選択的に導通、遮断状態
にし、ドレインに設けられた出力端子８から出力信号を
取り出すものである。
、Ｐチャネルエンハンスメント］・ランジスタ２とｎチ
ャネルエンハンスメントトランジスタ４とをそれぞれの
ドレイン側を共通にして直列に接続するとともに、共通
に接続したゲートに対して入力端子６からゲート信号を
加え、各トランジスタ２．４を選択的に導通、遮断状態
にし、ドレインに設けられた出力端子８から出力信号を
取り出すものである。
ところで、このＣ−ＭＯＳ回路では、各トランジスタ２
．４のゲートに共通のゲート信号（入力信号）が与えら
れると、トランジスタ２．４が同時に導通する領域が存
在しており、同時導通の領域では、電源端子１０から接
地側に非常に大きい貫通電流が流れる。
．４のゲートに共通のゲート信号（入力信号）が与えら
れると、トランジスタ２．４が同時に導通する領域が存
在しており、同時導通の領域では、電源端子１０から接
地側に非常に大きい貫通電流が流れる。
そこで、この発明は、Ｃ−ＭＯＳ回路において、貫通電
流を防止し、不要な電力消費を低減することを目的とす
る。
流を防止し、不要な電力消費を低減することを目的とす
る。
ｃ問題点を解決するための手段〕
この発明のＣ−ＭＯＳ回路は、第１図に示すように、第
１のトランジスタ（ｎチャネルエンハンスメントトラン
ジスタ２）および第２のトランジスタ（ｎチャネルエン
ハンスメントトランジスタ４）を直列に接続し、これら
第１および第２のトランジスタをゲートに加える入力信
号によって各トランジスタの動作を選択的に切り換えて
出力信号を取り出すＣ−ＭＯＳ回路において、第１およ
び第２のトランジスタのゲートに対して、前記入力信号
の立上りまたは立下りに応じて第１または第２のトラン
ジスタの遮断領域への突入を優先させる立下りまたは立
上りの時期が僅かに異なるゲート信号を与え、第１およ
び第２のトランジスタ間の貫通電流を防止する貫通電流
防止回路１２を設置したものである。
１のトランジスタ（ｎチャネルエンハンスメントトラン
ジスタ２）および第２のトランジスタ（ｎチャネルエン
ハンスメントトランジスタ４）を直列に接続し、これら
第１および第２のトランジスタをゲートに加える入力信
号によって各トランジスタの動作を選択的に切り換えて
出力信号を取り出すＣ−ＭＯＳ回路において、第１およ
び第２のトランジスタのゲートに対して、前記入力信号
の立上りまたは立下りに応じて第１または第２のトラン
ジスタの遮断領域への突入を優先させる立下りまたは立
上りの時期が僅かに異なるゲート信号を与え、第１およ
び第２のトランジスタ間の貫通電流を防止する貫通電流
防止回路１２を設置したものである。
したがって、この発明のＣ−ＭＯＳ回路では、第１およ
び第２のトランジスタのゲートに加えられるべき入力信
号の立上り、立下りに応して立下り、立上りの時期が僅
かに異なった２つのゲート信号を発生させ、しかも、各
ゲート信号の立上り、立下りを各トランジスタの動作切
換え上、常に遮断領域への突入を導通領域への突入より
優先させるように設定し、各ゲート信号を各トランジス
タのゲートに加えているので、一方のトランジスタが導
通状態になるとき必ず他方のトランジスタは遮断領域に
あるため、各トランジスタの同時導通６三よる貫通電流
が防止される。
び第２のトランジスタのゲートに加えられるべき入力信
号の立上り、立下りに応して立下り、立上りの時期が僅
かに異なった２つのゲート信号を発生させ、しかも、各
ゲート信号の立上り、立下りを各トランジスタの動作切
換え上、常に遮断領域への突入を導通領域への突入より
優先させるように設定し、各ゲート信号を各トランジス
タのゲートに加えているので、一方のトランジスタが導
通状態になるとき必ず他方のトランジスタは遮断領域に
あるため、各トランジスタの同時導通６三よる貫通電流
が防止される。
以下、この発明の実施例を図面を参照して説明する。
第１図は、この発明のＣ−ＭＯ５回路の実施例を示す。
このＣ−ＭＯＳ回路は、その出カバ・ノファとして構成
されたものであり、第１のトランジスタとして設置され
たｎチャネルエンハンスメントトランジスタ２および第
２のトランジスタとして設置されたｎチャネルエンハン
スメントトランジスタ４の部分は第３図に示した出カバ
ソファと同様である。
されたものであり、第１のトランジスタとして設置され
たｎチャネルエンハンスメントトランジスタ２および第
２のトランジスタとして設置されたｎチャネルエンハン
スメントトランジスタ４の部分は第３図に示した出カバ
ソファと同様である。
そして、このＣ−ＭＯＳ回路は、各トランジスタ２．４
のゲートに対し、入力端子６に加えられた入力信号の立
上りまたは立下りに応じて各トランジスタ２．４の遮断
領域への突入を優先させる立下りまたは立上りの時期が
僅かに異なるゲート信号を与え、トランジスタ２．４間
の貫通電流を防止するだめの貫通電流防止回路１２を各
トランジスタ２．４のゲート回路として設置したもので
ある。
のゲートに対し、入力端子６に加えられた入力信号の立
上りまたは立下りに応じて各トランジスタ２．４の遮断
領域への突入を優先させる立下りまたは立上りの時期が
僅かに異なるゲート信号を与え、トランジスタ２．４間
の貫通電流を防止するだめの貫通電流防止回路１２を各
トランジスタ２．４のゲート回路として設置したもので
ある。
この貫通電流防止回路１２において、入力端子６に加え
られた入力信号は、インバータ１２０で反転された後、
インバータ１２２．１２４に加えられて反転される。イ
ンバータ１２２で得られた反転信号は、並列に接続され
たｐチャネルエンハンスメントトランジスタ１２６およ
びｎチャネルエンハンスメントトランジスタ１２８を経
てインバータ１３０で反転された後、トランジスタ２の
ゲートに加えられる。この場合、インバータ１２０で得
られる反転信号は、トランジスタ１２８のゲートに加え
られ、また、インバータ１２２で得られる反転信号は、
遅延用インバータｔ、３２で反転された後、トランジス
タ１２６のゲートに加えられる。
られた入力信号は、インバータ１２０で反転された後、
インバータ１２２．１２４に加えられて反転される。イ
ンバータ１２２で得られた反転信号は、並列に接続され
たｐチャネルエンハンスメントトランジスタ１２６およ
びｎチャネルエンハンスメントトランジスタ１２８を経
てインバータ１３０で反転された後、トランジスタ２の
ゲートに加えられる。この場合、インバータ１２０で得
られる反転信号は、トランジスタ１２８のゲートに加え
られ、また、インバータ１２２で得られる反転信号は、
遅延用インバータｔ、３２で反転された後、トランジス
タ１２６のゲートに加えられる。
また、インバータ１２４で得られた反転信号は、並列に
接続されたｐチャネルエンハンスメントトランジスタ１
３６およびｎチャネルエンハンスメンｌ−トランジスタ
１３８を経てインバータ１４０で反転された後、トラン
ジスタ４のゲー１−にｊＪｌｌえられる。この場合、イ
ンバータ１２０で得られる反転信号は、トランジスタ１
３６のゲートに加えられ、また、インバータ１２４．で
得られる反転信号は、遅延用インバータ１４２で反転さ
れた後、トランジスタ１３８のゲートに加えられる。
接続されたｐチャネルエンハンスメントトランジスタ１
３６およびｎチャネルエンハンスメンｌ−トランジスタ
１３８を経てインバータ１４０で反転された後、トラン
ジスタ４のゲー１−にｊＪｌｌえられる。この場合、イ
ンバータ１２０で得られる反転信号は、トランジスタ１
３６のゲートに加えられ、また、インバータ１２４．で
得られる反転信号は、遅延用インバータ１４２で反転さ
れた後、トランジスタ１３８のゲートに加えられる。
このように構成された貫通電流防止回路１２において、
たとえば、インバータ１２０．１２２．１２４．１３０
．１３２．１４０．１４２のスレシュホールド電圧ＶＴ
Ｈを電圧Ｖｏｏ／２に設定し、トランジスタ２．１２６
．１３６のスレシュホールド電圧■ア６．を−１（Ｖ）
、ｌ−ランジスタ４．１２８．１３８のスレシュホー
ルド電圧ＶＴＩ＋を１（Ｖ）に設定するものとする。
たとえば、インバータ１２０．１２２．１２４．１３０
．１３２．１４０．１４２のスレシュホールド電圧ＶＴ
Ｈを電圧Ｖｏｏ／２に設定し、トランジスタ２．１２６
．１３６のスレシュホールド電圧■ア６．を−１（Ｖ）
、ｌ−ランジスタ４．１２８．１３８のスレシュホー
ルド電圧ＶＴＩ＋を１（Ｖ）に設定するものとする。
このような回路条件において、入力端子６に対し、第２
図のＡに示す入力信号が加えられると、その立上り、立
下りがスレシュホールド電圧ＶＴＩ＋との交叉に応じて
、インバータ１２０は、第２図のＢに示す反転信号を発
生する。このインバータ１２０が発生した反転信号は、
各インバータ１２２．１２４で同時に反転され、各イン
バータ１２２．１２４は第２図のＣに示す反転信号を発
生する。
図のＡに示す入力信号が加えられると、その立上り、立
下りがスレシュホールド電圧ＶＴＩ＋との交叉に応じて
、インバータ１２０は、第２図のＢに示す反転信号を発
生する。このインバータ１２０が発生した反転信号は、
各インバータ１２２．１２４で同時に反転され、各イン
バータ１２２．１２４は第２図のＣに示す反転信号を発
生する。
各インバータ１２２．１２４が発生した反転信号は、遅
延用インバータ１３２．１４２でそれぞれ反転されると
同時に所定の遅延が施され、各遅延用インバータ１３２
．１４２は、第２図のＤに示すような一定の遅延を付加
した反転信号を発生する。
延用インバータ１３２．１４２でそれぞれ反転されると
同時に所定の遅延が施され、各遅延用インバータ１３２
．１４２は、第２図のＤに示すような一定の遅延を付加
した反転信号を発生する。
トランジスタ１３６は、そのゲートに加えられる第２図
のＢに示す反転信号の立下りに同期して導通状態となる
が、トランジスタ１３８は、そのゲートに加えられる第
２図のＤに示す反転信号の立上りが１ （■）に移行し
た時点で導通状態となるので、インバータ１４０の入力
側には、第２図のＥに示す信号が生ずる。
のＢに示す反転信号の立下りに同期して導通状態となる
が、トランジスタ１３８は、そのゲートに加えられる第
２図のＤに示す反転信号の立上りが１ （■）に移行し
た時点で導通状態となるので、インバータ１４０の入力
側には、第２図のＥに示す信号が生ずる。
また、トランジスタ１２６は、そのゲートに加えられる
第２図のＤに示す反転信号の立下りが電圧ＶＩ、Ｉ、か
ら１ （■）だけ低い電圧に移行した時点で導通状態と
なり、また、トランジスタ１２８は、そのゲートに加え
られる第２図のＢに示す反転信号の立上りに同期して導
通状態となるので、インバータ１３０の入力側には、第
２図のＦに示す信号が発生する。
第２図のＤに示す反転信号の立下りが電圧ＶＩ、Ｉ、か
ら１ （■）だけ低い電圧に移行した時点で導通状態と
なり、また、トランジスタ１２８は、そのゲートに加え
られる第２図のＢに示す反転信号の立上りに同期して導
通状態となるので、インバータ１３０の入力側には、第
２図のＦに示す信号が発生する。
そして、トランジスタ１３６．１３８を介して得られた
信号はインバータ１４０で反転され、インバータ１４０
は第２図のＧに示す反転信号を発生し、この反転信号が
ゲート信号としてトランジスタ４に加えられる。また、
トランジスタ１２６．１２８を介して得られた信号はイ
ンバータ１３０で反転され、インバータ１３０は第２図
のＨに示す反転信号を発生し、この反転信号がゲート信
号としてトランジスタ２に加えられる。
信号はインバータ１４０で反転され、インバータ１４０
は第２図のＧに示す反転信号を発生し、この反転信号が
ゲート信号としてトランジスタ４に加えられる。また、
トランジスタ１２６．１２８を介して得られた信号はイ
ンバータ１３０で反転され、インバータ１３０は第２図
のＨに示す反転信号を発生し、この反転信号がゲート信
号としてトランジスタ２に加えられる。
この場合、各トランジスタ２．４のゲートに加えられる
第２図のＧ、Ｈの信号の比較から明らかなように、その
立上り、立下り時期が僅かな時間ｔだけ異なっていると
ともに、その立上り、立下りが各トランジスタ２．４の
導通領域および遮断領域間の選択的な切換えにおいて遮
断領域が導通領域に優先して生ずるように設定されてい
る。
第２図のＧ、Ｈの信号の比較から明らかなように、その
立上り、立下り時期が僅かな時間ｔだけ異なっていると
ともに、その立上り、立下りが各トランジスタ２．４の
導通領域および遮断領域間の選択的な切換えにおいて遮
断領域が導通領域に優先して生ずるように設定されてい
る。
したがって、各トランジスタ２．４は、第２図のＧ、Ｈ
に示すゲート信号によって導通領域から遮断領域または
遮断領域から導′ａ領域に選択的に切り換えられるので
、出力端子８には第２図の■に示す出力信号が得られる
。この場合、各トランジスタ２．４は、導通領域から遮
断領域または遮断領域から１ｉｉｌｌ領域への切換えに
おいて、常に遮断領域への突入を優先させているので、
トランジスタ２．４の同時導通が回避され、同時導通時
に流れる貫通電流を防止できる。
に示すゲート信号によって導通領域から遮断領域または
遮断領域から導′ａ領域に選択的に切り換えられるので
、出力端子８には第２図の■に示す出力信号が得られる
。この場合、各トランジスタ２．４は、導通領域から遮
断領域または遮断領域から１ｉｉｌｌ領域への切換えに
おいて、常に遮断領域への突入を優先させているので、
トランジスタ２．４の同時導通が回避され、同時導通時
に流れる貫通電流を防止できる。
以上説明したように、この発明によれば、第１および第
２のトランジスタのゲートに対して、前記入力信号の立
上りまたは立下りに応じて第１または第２のトランジス
タの遮断領域への突入を優先させる立下りまたは立上り
の時期が僅かに異なるゲート信号を与えているので、第
１および第２のトランジスタが同時に導通ずることがな
く、貫通電流の発生を確実に防止できる。
２のトランジスタのゲートに対して、前記入力信号の立
上りまたは立下りに応じて第１または第２のトランジス
タの遮断領域への突入を優先させる立下りまたは立上り
の時期が僅かに異なるゲート信号を与えているので、第
１および第２のトランジスタが同時に導通ずることがな
く、貫通電流の発生を確実に防止できる。
第１図はこの発明のＣ−ＭＯＳ回路の実施例を示す回路
図、第２図は第１図に示したＣ−ＭＯＳ回路の動作タイ
ミングを示す図、第３図は従来のＣ−ＭＯＳ回路を示す
回路図である。 ２・・・第１のトランジスタとしてのｐチャネルエンハ
ンスメントトランジスタ、４・・・第２のＩ−ランジス
タとしてのｎチャネルエンハンスメントトランジスタ、
１２・・・貫通電流防止回路。 ＠ １ 図
図、第２図は第１図に示したＣ−ＭＯＳ回路の動作タイ
ミングを示す図、第３図は従来のＣ−ＭＯＳ回路を示す
回路図である。 ２・・・第１のトランジスタとしてのｐチャネルエンハ
ンスメントトランジスタ、４・・・第２のＩ−ランジス
タとしてのｎチャネルエンハンスメントトランジスタ、
１２・・・貫通電流防止回路。 ＠ １ 図
Claims (1)
- 第１および第２のトランジスタを直列に接続し、これら
第１および第２のトランジスタをゲートに加える入力信
号によって各トランジスタの動作を選択的に切り換えて
出力信号を取り出すＣ−ＭＯＳ回路において、第１およ
び第２のトランジスタのゲートに対して、前記入力信号
の立上りまたは立下りに応じて第１または第２のトラン
ジスタの遮断領域への突入を優先させる立下りまたは立
上りの時期が僅かに異なるゲート信号を与え、第１およ
び第２のトランジスタ間の貫通電流を防止する貫通電流
防止回路を設置したことを特徴とするＣ−ＭＯＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249699A JPH07107978B2 (ja) | 1985-11-07 | 1985-11-07 | Ｃ−ｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249699A JPH07107978B2 (ja) | 1985-11-07 | 1985-11-07 | Ｃ−ｍｏｓ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109429A true JPS62109429A (ja) | 1987-05-20 |
| JPH07107978B2 JPH07107978B2 (ja) | 1995-11-15 |
Family
ID=17196885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249699A Expired - Lifetime JPH07107978B2 (ja) | 1985-11-07 | 1985-11-07 | Ｃ−ｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107978B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2624328A1 (fr) * | 1987-12-08 | 1989-06-09 | Samsung Electronics Co Ltd | Circuit generateur de forme d'onde a double pente, notamment pour circuit de pilotage d'amplificateur de detection de memoire |
| JPH03185921A (ja) * | 1989-12-14 | 1991-08-13 | Toshiba Corp | 半導体集積回路 |
| JP2009272439A (ja) * | 2008-05-07 | 2009-11-19 | Funai Electric Co Ltd | インバータトランス |
| WO2017053090A1 (en) * | 2015-09-24 | 2017-03-30 | Qualcomm Incorporated | Inversely proportional voltage-delay buffers for buffering data according to data voltage levels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56115034A (en) * | 1980-02-15 | 1981-09-10 | Nec Corp | Push-pull circuit |
-
1985
- 1985-11-07 JP JP60249699A patent/JPH07107978B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56115034A (en) * | 1980-02-15 | 1981-09-10 | Nec Corp | Push-pull circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2624328A1 (fr) * | 1987-12-08 | 1989-06-09 | Samsung Electronics Co Ltd | Circuit generateur de forme d'onde a double pente, notamment pour circuit de pilotage d'amplificateur de detection de memoire |
| NL8802390A (nl) * | 1987-12-08 | 1989-07-03 | Samsung Electronics Co Ltd | Schakeling voor het opwekken van een golfvorm met tweevoudige helling. |
| JPH03185921A (ja) * | 1989-12-14 | 1991-08-13 | Toshiba Corp | 半導体集積回路 |
| JP2009272439A (ja) * | 2008-05-07 | 2009-11-19 | Funai Electric Co Ltd | インバータトランス |
| WO2017053090A1 (en) * | 2015-09-24 | 2017-03-30 | Qualcomm Incorporated | Inversely proportional voltage-delay buffers for buffering data according to data voltage levels |
| US9667250B2 (en) | 2015-09-24 | 2017-05-30 | Qualcomm Incorporated | Inversely proportional voltage-delay buffers for buffering data according to data voltage levels |
| KR20180058793A (ko) * | 2015-09-24 | 2018-06-01 | 퀄컴 인코포레이티드 | 데이터 전압 레벨들에 따라 데이터를 버퍼링하기 위한 반비례 전압-지연 버퍼들 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07107978B2 (ja) | 1995-11-15 |
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