JPH0567956A - コンバータ回路 - Google Patents
コンバータ回路Info
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- JPH0567956A JPH0567956A JP3254516A JP25451691A JPH0567956A JP H0567956 A JPH0567956 A JP H0567956A JP 3254516 A JP3254516 A JP 3254516A JP 25451691 A JP25451691 A JP 25451691A JP H0567956 A JPH0567956 A JP H0567956A
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- transistor
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Abstract
(57)【要約】
【目的】 オンオフの切り替え時に貫通電流が流れるこ
とを防止し、低消費電力化を図ることができるコンバー
タ回路を提供する。 【構成】 ＶDD端子とＧＮＤ端子との間に、ｐチャネル
トランジスタ１１と、ｎチャネルトランジスタ１２とを
接続し、その共通接続されたドレインを出力端子１３に
接続する。第１のスイッチ手段を構成するトランスファ
ゲート１４，１８を夫々トランジスタ１１，１２のゲー
トに接続し、第２のスイッチ手段を構成するトランスフ
ァゲート１５，１７を夫々トランジスタ１１，１２のゲ
ートに接続する。但し、トランスファゲート１５，１８
と夫々トランジスタ１１，１２のゲートとの間には、遅
延ゲート１６，１９を介装する。
とを防止し、低消費電力化を図ることができるコンバー
タ回路を提供する。 【構成】 ＶDD端子とＧＮＤ端子との間に、ｐチャネル
トランジスタ１１と、ｎチャネルトランジスタ１２とを
接続し、その共通接続されたドレインを出力端子１３に
接続する。第１のスイッチ手段を構成するトランスファ
ゲート１４，１８を夫々トランジスタ１１，１２のゲー
トに接続し、第２のスイッチ手段を構成するトランスフ
ァゲート１５，１７を夫々トランジスタ１１，１２のゲ
ートに接続する。但し、トランスファゲート１５，１８
と夫々トランジスタ１１，１２のゲートとの間には、遅
延ゲート１６，１９を介装する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタを用
いて構成されたインバータ、バッファ等のコンバータ回
路に関し、特に、出力状態変化時の貫通電流が低減され
たコンバータ回路に関するものである。
いて構成されたインバータ、バッファ等のコンバータ回
路に関し、特に、出力状態変化時の貫通電流が低減され
たコンバータ回路に関するものである。
【０００２】
【従来の技術】従来、この種のコンバータ回路の１つで
あるＭＯＳインバータ回路は図５に示すように構成され
ていた。即ち、ソースがＶDD端子に接続されたｐチャネ
ルトランジスタ５１とソースがＧＮＤ（ＶSS）端子に接
続されたｎチャネルトランジスタ５２とは、各ゲートが
入力端子５３に共通接続されると共に、各ドレインが出
力端子５４に共通接続されて構成されていた。
あるＭＯＳインバータ回路は図５に示すように構成され
ていた。即ち、ソースがＶDD端子に接続されたｐチャネ
ルトランジスタ５１とソースがＧＮＤ（ＶSS）端子に接
続されたｎチャネルトランジスタ５２とは、各ゲートが
入力端子５３に共通接続されると共に、各ドレインが出
力端子５４に共通接続されて構成されていた。
【０００３】このように構成されたＣＭＯＳインバータ
回路は、入力信号ＩＮが“０”レベルのときに、ｐチャ
ネルトランジスタ５１がオン、ｎチャネルトランジスタ
５２がオフとなるため、出力信号ＯＵＴが“１”レベル
となり、入力信号が“１”レベルのときに、ｐチャネル
トランジスタ５１がオフ、ｎチャネルトランジスタ５２
がオンとなるため、出力信号ＯＵＴが“０”レベルとな
る。このように、いずれの出力レベルにおいても必ず一
方のトランジスタがオフしているので、ＣＭＯＳインバ
ータ回路は低消費電力の素子であるという利点がある。
回路は、入力信号ＩＮが“０”レベルのときに、ｐチャ
ネルトランジスタ５１がオン、ｎチャネルトランジスタ
５２がオフとなるため、出力信号ＯＵＴが“１”レベル
となり、入力信号が“１”レベルのときに、ｐチャネル
トランジスタ５１がオフ、ｎチャネルトランジスタ５２
がオンとなるため、出力信号ＯＵＴが“０”レベルとな
る。このように、いずれの出力レベルにおいても必ず一
方のトランジスタがオフしているので、ＣＭＯＳインバ
ータ回路は低消費電力の素子であるという利点がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ＣＭＯＳインバータ回路では、出力状態が切替わる際
に、２つのトランジスタ５１，５２が同時にオンする瞬
間が生じる。このため、オン・オフの切替時にトランジ
スタ５１，５２に比較的大きな貫通電流が流れてしまう
という欠点があった。従って、オン・オフ動作が頻繁に
繰り返される場合には電力消費量が増えるという問題点
があった。
ＣＭＯＳインバータ回路では、出力状態が切替わる際
に、２つのトランジスタ５１，５２が同時にオンする瞬
間が生じる。このため、オン・オフの切替時にトランジ
スタ５１，５２に比較的大きな貫通電流が流れてしまう
という欠点があった。従って、オン・オフ動作が頻繁に
繰り返される場合には電力消費量が増えるという問題点
があった。
【０００５】本発明はオン・オフの切替時において貫通
電流が流れるのを防止し、より一層の低消費電力化を図
ることができるコンバータ回路を提供することを目的と
する。
電流が流れるのを防止し、より一層の低消費電力化を図
ることができるコンバータ回路を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明に係るコンバータ
回路は、第１の電位を与える第１の電源端子と第２の電
位を与える第２の電源端子との間に直列に接続された第
１及び第２のトランジスタと、入力信号に応じてオン・
オフ動作を行い、オン動作のとき前記第１のトランジス
タのゲートに該トランジスタをオフさせる電圧を導き、
前記第２のトランジスタのゲートに該トランジスタをオ
ンさせる電圧を導く第１のスイッチ手段と、前記入力信
号に応じて前記第１のスイッチ手段とは相反するオン・
オフ動作を行い、オン動作のとき前記第１のトランジス
タのゲートに該トランジスタをオンさせる電圧を導き、
前記第２のトランジスタのゲートに該トランジスタをオ
フさせる電圧を導く第２のスイッチ手段と、前記第１の
スイッチ手段と前記第２のトランジスタのゲートとの間
に挿入され、前記第１のスイッチ手段から前記第１のト
ランジスタのゲートへ至る信号に対し、前記第１のスイ
ッチ手段から前記第２のトランジスタへ至る信号を遅延
させる第１の遅延ゲートと、前記第２のスイッチ手段と
前記第１のトランジスタのゲートとの間に挿入され、前
記第２のスイッチ手段から前記第２のトランジスタのゲ
ートへ至る信号に対し、前記第２のスイッチ手段から前
記第１のトランジスタへ至る信号を遅延させる第２の遅
延ゲートとを備えたことを特徴とする。
回路は、第１の電位を与える第１の電源端子と第２の電
位を与える第２の電源端子との間に直列に接続された第
１及び第２のトランジスタと、入力信号に応じてオン・
オフ動作を行い、オン動作のとき前記第１のトランジス
タのゲートに該トランジスタをオフさせる電圧を導き、
前記第２のトランジスタのゲートに該トランジスタをオ
ンさせる電圧を導く第１のスイッチ手段と、前記入力信
号に応じて前記第１のスイッチ手段とは相反するオン・
オフ動作を行い、オン動作のとき前記第１のトランジス
タのゲートに該トランジスタをオンさせる電圧を導き、
前記第２のトランジスタのゲートに該トランジスタをオ
フさせる電圧を導く第２のスイッチ手段と、前記第１の
スイッチ手段と前記第２のトランジスタのゲートとの間
に挿入され、前記第１のスイッチ手段から前記第１のト
ランジスタのゲートへ至る信号に対し、前記第１のスイ
ッチ手段から前記第２のトランジスタへ至る信号を遅延
させる第１の遅延ゲートと、前記第２のスイッチ手段と
前記第１のトランジスタのゲートとの間に挿入され、前
記第２のスイッチ手段から前記第２のトランジスタのゲ
ートへ至る信号に対し、前記第２のスイッチ手段から前
記第１のトランジスタへ至る信号を遅延させる第２の遅
延ゲートとを備えたことを特徴とする。
【０００７】
【作用】入力信号に応じて第１のスイッチ手段がオン、
第２のスイッチ手段がオフに切替わると、第１のスイッ
チ手段を介して第１のトランジスタのゲートに該トラン
ジスタをオフする電圧が与えられ、第２のトランジスタ
のゲートに該トランジスタをオンする電圧が与えられ
る。ところで、第１のスイッチ手段と第２のトランジス
タのゲートとの間には第１の遅延ゲートが介在している
ので、第１のトランジスタのゲートへの電圧印加タイミ
ングに対し、第２のトランジスタのゲートへの電圧印加
タイミングが遅れる。従って、先ず、第１のトランジス
タがオフになった後、第２のトランジスタがオンにな
る。このため、第１及び第２のトランジスタが同時にオ
ン状態となるタイミングは発生せず、この結果、両トラ
ンジスタに貫通電流が流れるのを防止することができ
る。
第２のスイッチ手段がオフに切替わると、第１のスイッ
チ手段を介して第１のトランジスタのゲートに該トラン
ジスタをオフする電圧が与えられ、第２のトランジスタ
のゲートに該トランジスタをオンする電圧が与えられ
る。ところで、第１のスイッチ手段と第２のトランジス
タのゲートとの間には第１の遅延ゲートが介在している
ので、第１のトランジスタのゲートへの電圧印加タイミ
ングに対し、第２のトランジスタのゲートへの電圧印加
タイミングが遅れる。従って、先ず、第１のトランジス
タがオフになった後、第２のトランジスタがオンにな
る。このため、第１及び第２のトランジスタが同時にオ
ン状態となるタイミングは発生せず、この結果、両トラ
ンジスタに貫通電流が流れるのを防止することができ
る。
【０００８】第１のスイッチ手段がオフ、第２のスイッ
チ手段がオンに切替わるときにも、全く同様に第２の遅
延ゲートによって第１のトランジスタのオンタイミング
が第２のトランジスタのオフタイミングよりも遅れるの
で、やはり両トランジスタに貫通電流が流れることはな
い。
チ手段がオンに切替わるときにも、全く同様に第２の遅
延ゲートによって第１のトランジスタのオンタイミング
が第２のトランジスタのオフタイミングよりも遅れるの
で、やはり両トランジスタに貫通電流が流れることはな
い。
【０００９】
【実施例】次に、添付の図面を参照して、本発明の実施
例について具体的に説明する。
例について具体的に説明する。
【００１０】図１は本発明をＣＭＯＳインバータ回路に
適用した実施例を示す図である。図１（ａ）に示すよう
に、このインバータ回路は、第１の電源端子であるＶDD
端子にソースが接続された第１のトランジスタであるｐ
チャネルトランジスタ１１と、第２の電源端子であるＧ
ＮＤ端子にソースが接続された第２のトランジスタであ
るｎチャネルトランジスタ１２とを、互いのドレインを
出力端子１３に共通に接続すると共に、各ゲートに以下
の回路を接続してなるものである。
適用した実施例を示す図である。図１（ａ）に示すよう
に、このインバータ回路は、第１の電源端子であるＶDD
端子にソースが接続された第１のトランジスタであるｐ
チャネルトランジスタ１１と、第２の電源端子であるＧ
ＮＤ端子にソースが接続された第２のトランジスタであ
るｎチャネルトランジスタ１２とを、互いのドレインを
出力端子１３に共通に接続すると共に、各ゲートに以下
の回路を接続してなるものである。
【００１１】即ち、ｐチャネルトランジスタ１１のゲー
トは、第１のトランスファーゲート１４を介してＶDD端
子に接続されると共に、第２のトランスファゲート１５
及び第１の遅延ゲート１６を介してＧＮＤ端子に接続さ
れている。また、ｎチャネルトランジスタ１２のゲート
は、第３のトランスファゲート１７を介してＧＮＤ端子
に接続されると共に、第４のトランスファゲート１８及
び第２の遅延ゲート１９を介してＶDD端子に接続されて
いる。
トは、第１のトランスファーゲート１４を介してＶDD端
子に接続されると共に、第２のトランスファゲート１５
及び第１の遅延ゲート１６を介してＧＮＤ端子に接続さ
れている。また、ｎチャネルトランジスタ１２のゲート
は、第３のトランスファゲート１７を介してＧＮＤ端子
に接続されると共に、第４のトランスファゲート１８及
び第２の遅延ゲート１９を介してＶDD端子に接続されて
いる。
【００１２】第１のトランスファゲート１４と第４のト
ランスファゲート１８とは第１のスイッチ手段を構成
し、入力信号がＶDDレベル、即ち、“１”レベルのとき
に導通する。第２のトランスファゲート１５と第３のト
ランスファゲート１７とは第２のスイッチ手段を構成
し、入力信号がＧＮＤレベル、即ち、“０”レベルのと
きに導通する。つまり、第１及び第４のトランスファゲ
ート１４，１８と第２及び第３のトランスファゲート１
５，１７とは、相反するオン、オフ動作を行う。
ランスファゲート１８とは第１のスイッチ手段を構成
し、入力信号がＶDDレベル、即ち、“１”レベルのとき
に導通する。第２のトランスファゲート１５と第３のト
ランスファゲート１７とは第２のスイッチ手段を構成
し、入力信号がＧＮＤレベル、即ち、“０”レベルのと
きに導通する。つまり、第１及び第４のトランスファゲ
ート１４，１８と第２及び第３のトランスファゲート１
５，１７とは、相反するオン、オフ動作を行う。
【００１３】これらのトランスファゲート１４，１５，
１７，１８の制御信号Ｄ，（Ｄ）［反転信号は通常符号
の上にバーを付して表すが、本明細書では便宜上、符号
を（）で囲んで示す。但し、図面上は通常表記通りに表
す。］は、例えば、図１（ｂ）に示す如く、入力端子２
０を介して入力された入力信号を制御信号Ｄ、これをイ
ンバータ２１で反転させた信号を制御信号（Ｄ）として
用いれば良い。なお、図１（ａ）の回路と、同図（ｂ）
の回路とは１対１に対応していても、多対１に対応して
いても良いことはいうまでもない。遅延ゲート１６，１
９はトランスファゲート１５，１８の出力を少なくとも
トランジスタ１１，１２のスイッチングに要する時間だ
け遅延させるものであり、具体的には、例えば、２段の
インバータにて構成すれば良い。
１７，１８の制御信号Ｄ，（Ｄ）［反転信号は通常符号
の上にバーを付して表すが、本明細書では便宜上、符号
を（）で囲んで示す。但し、図面上は通常表記通りに表
す。］は、例えば、図１（ｂ）に示す如く、入力端子２
０を介して入力された入力信号を制御信号Ｄ、これをイ
ンバータ２１で反転させた信号を制御信号（Ｄ）として
用いれば良い。なお、図１（ａ）の回路と、同図（ｂ）
の回路とは１対１に対応していても、多対１に対応して
いても良いことはいうまでもない。遅延ゲート１６，１
９はトランスファゲート１５，１８の出力を少なくとも
トランジスタ１１，１２のスイッチングに要する時間だ
け遅延させるものであり、具体的には、例えば、２段の
インバータにて構成すれば良い。
【００１４】以上の構成において、いま、入力信号ＩＮ
が“０”レベルから“１”レベルへと切替わった場合に
は、制御信号Ｄが“１”、（Ｄ）が“０”となるので、
第１のトランスファゲート１４と第４のトランスファゲ
ート１８がオン、第２のトランスファゲート１５と第３
のトランスファゲート１７がオフに切替わる。
が“０”レベルから“１”レベルへと切替わった場合に
は、制御信号Ｄが“１”、（Ｄ）が“０”となるので、
第１のトランスファゲート１４と第４のトランスファゲ
ート１８がオン、第２のトランスファゲート１５と第３
のトランスファゲート１７がオフに切替わる。
【００１５】これにより、ｐチャネルトランジスタ１１
のゲート及びｎチャネルトランジスタ１２のゲートにＶ
DDレベルが印加され、ｐチャネルトランジスタがオフ、
ｎチャネルトランジスタ１２がオンになるので、出力信
号ＯＵＴは“０”レベルに切替わる。この切替わりの
際、ｎチャネルトランジスタ１２のゲートへのＶDDレベ
ルの印加タイミングは、遅延ゲート１９の存在によって
ｐチャネルトランジスタ１１のゲートへのＶDD印加タイ
ミングよりも遅れるため、ｎチャネルトランジスタ１２
がオンするのはｐチャネルトランジスタ１１がオフした
後となる。従って、入力信号ＩＮの切替わりの瞬間にお
いては、トランジスタ１１、１２が同時にオン状態とな
ることがないので、貫通電流は流れない。
のゲート及びｎチャネルトランジスタ１２のゲートにＶ
DDレベルが印加され、ｐチャネルトランジスタがオフ、
ｎチャネルトランジスタ１２がオンになるので、出力信
号ＯＵＴは“０”レベルに切替わる。この切替わりの
際、ｎチャネルトランジスタ１２のゲートへのＶDDレベ
ルの印加タイミングは、遅延ゲート１９の存在によって
ｐチャネルトランジスタ１１のゲートへのＶDD印加タイ
ミングよりも遅れるため、ｎチャネルトランジスタ１２
がオンするのはｐチャネルトランジスタ１１がオフした
後となる。従って、入力信号ＩＮの切替わりの瞬間にお
いては、トランジスタ１１、１２が同時にオン状態とな
ることがないので、貫通電流は流れない。
【００１６】一方、入力信号ＩＮが“１”レベルから
“０”レベルへと切替わった場合には、制御信号Ｄが
“０”、（Ｄ）が“１”となるので、第２のトランスフ
ァゲート１５と第３のトランスファゲート１７がオン、
第１のトランスファゲート１４と第４のトランスファゲ
ート１８がオフに切替わる。これにより、ｐチャネルト
ランジスタ１１のゲート及びｎチャネルトランジスタ１
２のゲートにはＧＮＤレベルが印加され、ｐチャネルト
ランジスタ１１がオン、ｎチャネルトランジスタ１２オ
フになるので、出力信号ＯＵＴは“１”レベルに切替わ
る。この切替わりの際、ｐチャネルトランジスタ１１の
ゲートへのＧＮＤレベルの印加タイミングは、遅延ゲー
ト１６の存在によってｎチャネルトランジスタ１２のゲ
ートへのＧＮＤ印加タイミングよりも遅れるため、ｐチ
ャネルトランジスタ１１がオンするのは、ｎチャネルト
ランジスタ１２がオフした後となる。従って、この切替
わり際にも両トランジスタ１１，１２は同時にオンとは
ならないため、貫通電流は流れない。
“０”レベルへと切替わった場合には、制御信号Ｄが
“０”、（Ｄ）が“１”となるので、第２のトランスフ
ァゲート１５と第３のトランスファゲート１７がオン、
第１のトランスファゲート１４と第４のトランスファゲ
ート１８がオフに切替わる。これにより、ｐチャネルト
ランジスタ１１のゲート及びｎチャネルトランジスタ１
２のゲートにはＧＮＤレベルが印加され、ｐチャネルト
ランジスタ１１がオン、ｎチャネルトランジスタ１２オ
フになるので、出力信号ＯＵＴは“１”レベルに切替わ
る。この切替わりの際、ｐチャネルトランジスタ１１の
ゲートへのＧＮＤレベルの印加タイミングは、遅延ゲー
ト１６の存在によってｎチャネルトランジスタ１２のゲ
ートへのＧＮＤ印加タイミングよりも遅れるため、ｐチ
ャネルトランジスタ１１がオンするのは、ｎチャネルト
ランジスタ１２がオフした後となる。従って、この切替
わり際にも両トランジスタ１１，１２は同時にオンとは
ならないため、貫通電流は流れない。
【００１７】このように本実施例によれば、両トランジ
スタ１１，１２を介して貫通電流が発生しないので、極
めて低消費電力のインバータ回路を提供できる。
スタ１１，１２を介して貫通電流が発生しないので、極
めて低消費電力のインバータ回路を提供できる。
【００１８】なお、本発明は、インバータ回路に適用を
限定されるものではなく、例えば、図２に示すようなバ
ッファ回路にも応用可能である。このバッファ回路が図
１（ａ）のインバータ回路と異なる点は、第１乃至第４
のトランスファゲート２４、２５，２７，２８が図１
（ａ）のトランスファゲート１４，１５，１７，１８と
夫々丁度反対のオン、オフ動作をする点である。即ち、
第１のトランスファゲート２４と第４のトランスファゲ
ート２８とは第１のスイッチ手段を構成し、入力信号が
“０”のときオン、“１”のときオフとなる。また、第
２のトランスファゲート２５と第３のトランスファゲー
ト２７とは第２のスイッチ手段を構成し、入力信号が
“１”のときオン、“０”のときオフとなる。
限定されるものではなく、例えば、図２に示すようなバ
ッファ回路にも応用可能である。このバッファ回路が図
１（ａ）のインバータ回路と異なる点は、第１乃至第４
のトランスファゲート２４、２５，２７，２８が図１
（ａ）のトランスファゲート１４，１５，１７，１８と
夫々丁度反対のオン、オフ動作をする点である。即ち、
第１のトランスファゲート２４と第４のトランスファゲ
ート２８とは第１のスイッチ手段を構成し、入力信号が
“０”のときオン、“１”のときオフとなる。また、第
２のトランスファゲート２５と第３のトランスファゲー
ト２７とは第２のスイッチ手段を構成し、入力信号が
“１”のときオン、“０”のときオフとなる。
【００１９】この実施例によれば、先の実施例の回路構
成はなんら変更せず、制御信号Ｄ，（Ｄ）の与え方だけ
でゲート数を増やすことなく、バッファ回路を実現する
ことができる。また、このため、同一の素子をインバー
タとバッファとで共用することも可能である。
成はなんら変更せず、制御信号Ｄ，（Ｄ）の与え方だけ
でゲート数を増やすことなく、バッファ回路を実現する
ことができる。また、このため、同一の素子をインバー
タとバッファとで共用することも可能である。
【００２０】また，、本発明はＣＭＯＳ回路に限定され
ず、例えば、図３に示すようにＮＭＯＳインバータの構
成を採用することも可能である。即ち、このインバータ
回路は、第１のトランジスタがｎチャネルトランジスタ
３１で構成されている。
ず、例えば、図３に示すようにＮＭＯＳインバータの構
成を採用することも可能である。即ち、このインバータ
回路は、第１のトランジスタがｎチャネルトランジスタ
３１で構成されている。
【００２１】第１のトランスファゲート３４は第３のト
ランスファゲート１７と共に、第２のスイッチ手段を構
成し、同時にオン、オフ動作をする。第２のトランスフ
ァゲート３５は第４のトランスファゲート１８と共に第
１のスイッチ手段を構成し、同時にオン、オフ動作をす
る。また、この実施例では第１の遅延ゲート３６が第１
のトランスファゲート３４の出力側に挿入されている。
ランスファゲート１７と共に、第２のスイッチ手段を構
成し、同時にオン、オフ動作をする。第２のトランスフ
ァゲート３５は第４のトランスファゲート１８と共に第
１のスイッチ手段を構成し、同時にオン、オフ動作をす
る。また、この実施例では第１の遅延ゲート３６が第１
のトランスファゲート３４の出力側に挿入されている。
【００２２】この回路においても、上記２つの実施例と
同様、ｎチャネルトランジスタ３１，１２が同時にオン
状態となることがないので、貫通電流は流れない。
同様、ｎチャネルトランジスタ３１，１２が同時にオン
状態となることがないので、貫通電流は流れない。
【００２３】また、以上の各実施例では、第１及び第２
のスイッチ手段を２つのトランスファゲートで構成した
が、ＣＭＯＳ回路の場合、２つのトランジスタのゲート
には必ず同じレベルが与えられるので、例えば、図４に
示すように、第１のスイッチ手段をトランスファゲート
４１だけで構成すると共に、第２のスイッチ手段をトラ
ンスファゲート４２だけで構成することもできる。第１
の遅延ゲート４３及び第２の遅延ゲート４４は、夫々両
トランジスタ１１，１２のゲート間に接続される。この
回路は、インバータ回路の例であるがバッファについて
も同様に構成することができることはいうまでもない。
のスイッチ手段を２つのトランスファゲートで構成した
が、ＣＭＯＳ回路の場合、２つのトランジスタのゲート
には必ず同じレベルが与えられるので、例えば、図４に
示すように、第１のスイッチ手段をトランスファゲート
４１だけで構成すると共に、第２のスイッチ手段をトラ
ンスファゲート４２だけで構成することもできる。第１
の遅延ゲート４３及び第２の遅延ゲート４４は、夫々両
トランジスタ１１，１２のゲート間に接続される。この
回路は、インバータ回路の例であるがバッファについて
も同様に構成することができることはいうまでもない。
【００２４】
【発明の効果】以上説明したように、本発明は２つの直
列接続されたトランジスタのオンタイミングをオフタイ
ミングより遅らせるようにしているので、両トランジス
タが同時にオン状態になることはなく、貫通電流が流れ
ない低消費電力のコンバータ回路を実現できる。これを
最も貫通電流が消費される出力バッファとして使用すれ
ば、ＬＳＩ内部の低消費電力化に極めて有効である。
列接続されたトランジスタのオンタイミングをオフタイ
ミングより遅らせるようにしているので、両トランジス
タが同時にオン状態になることはなく、貫通電流が流れ
ない低消費電力のコンバータ回路を実現できる。これを
最も貫通電流が消費される出力バッファとして使用すれ
ば、ＬＳＩ内部の低消費電力化に極めて有効である。
【図１】本発明の第１の実施例に係るＣＭＯＳインバー
タ回路の回路図である。
タ回路の回路図である。
【図２】本発明の第２の実施例に係るＣＭＯＳバッファ
回路の回路図である。
回路の回路図である。
【図３】本発明の第３の実施例に係るＮＭＯＳインバー
タ回路の回路図である。
タ回路の回路図である。
【図４】本発明の第４の実施例に係るＣＭＯＳインバー
タ回路の回路図である。
タ回路の回路図である。
【図５】従来のＣＭＯＳインバータ回路の回路図であ
る。
る。
１１，５１；ｐチャネルトランジスタ １２，３１，５２；ｎチャネルトランジスタ １３，５４；出力端子 １４，１５，１７，１８，２４，２５，２７，２８，３
４，３５，４１，４２；トランスファゲート １６，１９，３６，４３，４４；遅延ゲート ２０，５３；入力端子 ２１；インバータ
４，３５，４１，４２；トランスファゲート １６，１９，３６，４３，４４；遅延ゲート ２０，５３；入力端子 ２１；インバータ
Claims (1)
- 【請求項１】 第１の電位を与える第１の電源端子と第
２の電位を与える第２の電源端子との間に直列に接続さ
れた第１及び第２のトランジスタと、入力信号に応じて
オン・オフ動作を行い、オン動作のとき前記第１のトラ
ンジスタのゲートに該トランジスタをオフさせる電圧を
導き、前記第２のトランジスタのゲートに該トランジス
タをオンさせる電圧を導く第１のスイッチ手段と、前記
入力信号に応じて前記第１のスイッチ手段とは相反する
オン・オフ動作を行い、オン動作のとき前記第１のトラ
ンジスタのゲートに該トランジスタをオンさせる電圧を
導き、前記第２のトランジスタのゲートに該トランジス
タをオフさせる電圧を導く第２のスイッチ手段と、前記
第１のスイッチ手段と前記第２のトランジスタのゲート
との間に挿入され、前記第１のスイッチ手段から前記第
１のトランジスタのゲートへ至る信号に対し、前記第１
のスイッチ手段から前記第２のトランジスタへ至る信号
を遅延させる第１の遅延ゲートと、前記第２のスイッチ
手段と前記第１のトランジスタのゲートとの間に挿入さ
れ、前記第２のスイッチ手段から前記第２のトランジス
タのゲートへ至る信号に対し、前記第２のスイッチ手段
から前記第１のトランジスタへ至る信号を遅延させる第
２の遅延ゲートとを備えたことを特徴とするコンバータ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254516A JPH0567956A (ja) | 1991-09-06 | 1991-09-06 | コンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254516A JPH0567956A (ja) | 1991-09-06 | 1991-09-06 | コンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567956A true JPH0567956A (ja) | 1993-03-19 |
Family
ID=17266134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254516A Pending JPH0567956A (ja) | 1991-09-06 | 1991-09-06 | コンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995034954A1 (fr) * | 1994-06-13 | 1995-12-21 | Hitachi, Ltd. | Circuit de reception de signaux et systeme de traitement numerique de signaux |
-
1991
- 1991-09-06 JP JP3254516A patent/JPH0567956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995034954A1 (fr) * | 1994-06-13 | 1995-12-21 | Hitachi, Ltd. | Circuit de reception de signaux et systeme de traitement numerique de signaux |
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