JPH07106932A - バス出力回路 - Google Patents
バス出力回路Info
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- JPH07106932A JPH07106932A JP5248927A JP24892793A JPH07106932A JP H07106932 A JPH07106932 A JP H07106932A JP 5248927 A JP5248927 A JP 5248927A JP 24892793 A JP24892793 A JP 24892793A JP H07106932 A JPH07106932 A JP H07106932A
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Abstract
(57)【要約】
【目的】共通バスの占有状態を切り替えるタイミングの
スキューにより、複数のバッファ出力回路が同時にイネ
ーブル状態になり、共通バスおよび出力段トランジスタ
を介して貫通電流が流れる。本発明はこの貫通電流が流
れるのを阻止するとともに、消費電流の低減および配線
寿命を向上させることのできるバス出力回路を提供する
ことにある。 【構成】バス入力信号ａを外部制御信号ｂで制御する論
理回路１１により第１，第２の出力段トランジスタ１
８，１９を制御し、出力をハイインピーダンスにしてデ
ィスエーブル状態を実現するにあたり、制御信号ｂを遅
延させる遅延回路１５，１６と、これら遅延回路１５，
１６により遅延させた信号ｃ，ｆにより制御される第
３，第４の出力段トランジスタ１７，１８とを有する。
これら第１，第２の出力段トランジスタ１８，１９に第
３，第４の出力段トランジスタ１７，１８を直列に接続
することにより、遅延回路１５，１６に基ずく所定時間
だけディスエーブル状態を保持する。
スキューにより、複数のバッファ出力回路が同時にイネ
ーブル状態になり、共通バスおよび出力段トランジスタ
を介して貫通電流が流れる。本発明はこの貫通電流が流
れるのを阻止するとともに、消費電流の低減および配線
寿命を向上させることのできるバス出力回路を提供する
ことにある。 【構成】バス入力信号ａを外部制御信号ｂで制御する論
理回路１１により第１，第２の出力段トランジスタ１
８，１９を制御し、出力をハイインピーダンスにしてデ
ィスエーブル状態を実現するにあたり、制御信号ｂを遅
延させる遅延回路１５，１６と、これら遅延回路１５，
１６により遅延させた信号ｃ，ｆにより制御される第
３，第４の出力段トランジスタ１７，１８とを有する。
これら第１，第２の出力段トランジスタ１８，１９に第
３，第４の出力段トランジスタ１７，１８を直列に接続
することにより、遅延回路１５，１６に基ずく所定時間
だけディスエーブル状態を保持する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置におけるバ
ス出力回路に関する。
ス出力回路に関する。
【０００２】
【従来の技術】従来のバス出力回路は、バス入力信号を
共通のバスに出力するにあたり、インターフェイスをと
るために設けられている。
共通のバスに出力するにあたり、インターフェイスをと
るために設けられている。
【０００３】図６はかかる従来の一例を示すバス出力回
路図である。図６に示すように、このバス出力回路１０
は論理回路１と、電源ＶＣＣと接地間に直列接続される
出力段のＰチャネルＭＯＳトランジスタ８およびＮチャ
ネルＭＯＳトランジスタ９とから構成される。ここに用
いられる論理回路１は、インバータ素子２，ＮＡＮＤ素
子３，ＮＯＲ素子４を備えている。
路図である。図６に示すように、このバス出力回路１０
は論理回路１と、電源ＶＣＣと接地間に直列接続される
出力段のＰチャネルＭＯＳトランジスタ８およびＮチャ
ネルＭＯＳトランジスタ９とから構成される。ここに用
いられる論理回路１は、インバータ素子２，ＮＡＮＤ素
子３，ＮＯＲ素子４を備えている。
【０００４】かかるバス出力回路１０において、入力端
子ＩＮからのバス入力信号Ｓ１はＮＡＮＤ素子３および
ＮＯＲ素子４のそれぞれの一方の入力端に入力される。
また、制御入力端子ＣＮＴからの外部制御信号Ｓ２はイ
ンバータ素子２を介してＮＡＮＤ素子３の他方の入力端
に入力されるとともに、ＮＯＲ素子４の他方の入力端に
直接入力される。この論理回路１の第１の出力Ｓ４はＰ
チャネルＭＯＳトランジスタ８のゲートに供給され、論
理回路１の第２の出力Ｓ５はＮチャネルＭＯＳトランジ
スタ９のゲートに供給される。
子ＩＮからのバス入力信号Ｓ１はＮＡＮＤ素子３および
ＮＯＲ素子４のそれぞれの一方の入力端に入力される。
また、制御入力端子ＣＮＴからの外部制御信号Ｓ２はイ
ンバータ素子２を介してＮＡＮＤ素子３の他方の入力端
に入力されるとともに、ＮＯＲ素子４の他方の入力端に
直接入力される。この論理回路１の第１の出力Ｓ４はＰ
チャネルＭＯＳトランジスタ８のゲートに供給され、論
理回路１の第２の出力Ｓ５はＮチャネルＭＯＳトランジ
スタ９のゲートに供給される。
【０００５】具体的には、制御信号Ｓ２がＬのときにバ
ス入力信号Ｓ１をバス出力信号Ｓ７として出力し、逆に
制御信号Ｓ２がＨのときはＭＯＳトランジスタ８および
９をオフ状態にすることによりバス出力（Ｓ７）をハイ
インピーダンスにする。すなわち、この出力のハイイン
ピーダンス状態がバスに対してのディスエーブル状態で
ある。
ス入力信号Ｓ１をバス出力信号Ｓ７として出力し、逆に
制御信号Ｓ２がＨのときはＭＯＳトランジスタ８および
９をオフ状態にすることによりバス出力（Ｓ７）をハイ
インピーダンスにする。すなわち、この出力のハイイン
ピーダンス状態がバスに対してのディスエーブル状態で
ある。
【０００６】次に、かかるバス出力回路１０を実際にバ
ス接続して用いる場合の動作を図７，図８により説明す
る。
ス接続して用いる場合の動作を図７，図８により説明す
る。
【０００７】図７は従来の具体的応用例を示すバス接続
回路図である。図７に示すように、このバス接続回路は
図６で説明したバス出力回路１０を２つ共通バス２１に
接続した構成であり、ここでは第１，第２のバス出力回
路１０ａ，１０ｂとする。要するに、バス入力端子ＩＮ
１からのバス入力信号Ｓ１ａを制御端子ＣＮＴ１からの
制御信号Ｓ２ａで制御する論理回路１ａとこの論理回路
１ａの出力Ｓ４ａ，Ｓ５ａにより制御されるＭＯＳトラ
ンジスタ８ａ，９ａとから構成された第１のバス出力回
路１０ａと、バス入力端子ＩＮ２からのバス入力信号Ｓ
１ｂを制御端子ＣＮＴ２からの制御信号Ｓ２ｂで制御す
る論理回路１ｂとこの論理回路１ｂの出力Ｓ４ｂ，Ｓ５
ｂにより制御されるＭＯＳトランジスタ８ｂ，９ｂとか
ら構成された第２のバス出力回路１０ｂとがバス接続さ
れている。
回路図である。図７に示すように、このバス接続回路は
図６で説明したバス出力回路１０を２つ共通バス２１に
接続した構成であり、ここでは第１，第２のバス出力回
路１０ａ，１０ｂとする。要するに、バス入力端子ＩＮ
１からのバス入力信号Ｓ１ａを制御端子ＣＮＴ１からの
制御信号Ｓ２ａで制御する論理回路１ａとこの論理回路
１ａの出力Ｓ４ａ，Ｓ５ａにより制御されるＭＯＳトラ
ンジスタ８ａ，９ａとから構成された第１のバス出力回
路１０ａと、バス入力端子ＩＮ２からのバス入力信号Ｓ
１ｂを制御端子ＣＮＴ２からの制御信号Ｓ２ｂで制御す
る論理回路１ｂとこの論理回路１ｂの出力Ｓ４ｂ，Ｓ５
ｂにより制御されるＭＯＳトランジスタ８ｂ，９ｂとか
ら構成された第２のバス出力回路１０ｂとがバス接続さ
れている。
【０００８】図８は図７の回路動作を説明するための各
部の信号波形図である。図８に示すように、まず第１の
バス出力回路１０ａのバス入力信号Ｓ１ａがＨ、制御信
号Ｓ２ａがＬ（イネーブル状態）とし且つ第２のバス出
力回路１０ｂのバス入力信号Ｓ１ｂがＨ、制御信号Ｓ２
ｂがＨ（ディスエーブル状態）とする。すなわち、共通
バス２１には第１のバス出力回路１０ａのバス入力信号
Ｓ１ａが出力されているものとする。この状態より共通
バス２１の占有状態を第１のバス出力回路１０ａから第
２のバス出力回路１０ｂに切り替えるにあたっては、制
御信号Ｓ２ａをＬからＨに、また制御信号Ｓ２ｂをＨか
らＬにそれぞれ切り替える。このとき、制御信号Ｓ２ａ
に遅延Ｄ５があると、第１のバス出力回路１０ａにおけ
る論理回路１ａの出力Ｓ４ａがＬ、第２のバス出力回路
１０ｂにおける論理回路１ｂの出力Ｓ５ｂがＨの状態と
なり、ＰチャネルＭＯＳトランジスタ８ａとＮチャネル
ＭＯＳトランジス９ｂが同時にＯＮ状態になる。その結
果、ＰチャネルＭＯＳトランジスタ８ａの電源ＶＣＣか
ら共通バス２１を介してＮチャネルＭＯＳトランジス９
ｂのグランドへ貫通電流Ｉが流れる。
部の信号波形図である。図８に示すように、まず第１の
バス出力回路１０ａのバス入力信号Ｓ１ａがＨ、制御信
号Ｓ２ａがＬ（イネーブル状態）とし且つ第２のバス出
力回路１０ｂのバス入力信号Ｓ１ｂがＨ、制御信号Ｓ２
ｂがＨ（ディスエーブル状態）とする。すなわち、共通
バス２１には第１のバス出力回路１０ａのバス入力信号
Ｓ１ａが出力されているものとする。この状態より共通
バス２１の占有状態を第１のバス出力回路１０ａから第
２のバス出力回路１０ｂに切り替えるにあたっては、制
御信号Ｓ２ａをＬからＨに、また制御信号Ｓ２ｂをＨか
らＬにそれぞれ切り替える。このとき、制御信号Ｓ２ａ
に遅延Ｄ５があると、第１のバス出力回路１０ａにおけ
る論理回路１ａの出力Ｓ４ａがＬ、第２のバス出力回路
１０ｂにおける論理回路１ｂの出力Ｓ５ｂがＨの状態と
なり、ＰチャネルＭＯＳトランジスタ８ａとＮチャネル
ＭＯＳトランジス９ｂが同時にＯＮ状態になる。その結
果、ＰチャネルＭＯＳトランジスタ８ａの電源ＶＣＣか
ら共通バス２１を介してＮチャネルＭＯＳトランジス９
ｂのグランドへ貫通電流Ｉが流れる。
【０００９】次に、第１のバス出力回路１０ａのバス入
力信号Ｓ１ａがＬ、制御信号Ｓ２ａがＨ（ディスエーブ
ル状態）とし且つ第２のバス出力回路１０ｂのバス入力
信号Ｓ１ｂがＨ、制御信号Ｓ２ｂがＬ（イネーブル状
態）とする。すなわち、共通バス２１には第２のバス出
力回路１０ｂのバス入力信号Ｓ１ｂが出力されているも
のとする。この状態より共通バス２１の占有状態を第２
のバス出力回路１０ｂから第１のバス出力回路１０ａに
切り替えるにあたっても、制御信号Ｓ２ａをＨからＬ
に、また制御信号Ｓ２ｂをＬからＨにそれぞれ切り替え
る。このときも、前述のケースと同様に、ＰチャネルＭ
ＯＳトランジスタ８ｂの電源ＶＣＣから共通バス２１を
介してＮチャネルＭＯＳトランジス９ａのグランドへ貫
通電流Ｉが流れる。
力信号Ｓ１ａがＬ、制御信号Ｓ２ａがＨ（ディスエーブ
ル状態）とし且つ第２のバス出力回路１０ｂのバス入力
信号Ｓ１ｂがＨ、制御信号Ｓ２ｂがＬ（イネーブル状
態）とする。すなわち、共通バス２１には第２のバス出
力回路１０ｂのバス入力信号Ｓ１ｂが出力されているも
のとする。この状態より共通バス２１の占有状態を第２
のバス出力回路１０ｂから第１のバス出力回路１０ａに
切り替えるにあたっても、制御信号Ｓ２ａをＨからＬ
に、また制御信号Ｓ２ｂをＬからＨにそれぞれ切り替え
る。このときも、前述のケースと同様に、ＰチャネルＭ
ＯＳトランジスタ８ｂの電源ＶＣＣから共通バス２１を
介してＮチャネルＭＯＳトランジス９ａのグランドへ貫
通電流Ｉが流れる。
【００１０】
【発明が解決しようとする課題】上述した従来のバス出
力回路は、共通バスに接続する際の制御信号のタイミン
グを正確に行なわないと、バスを介して貫通電流が流れ
るという欠点がある。また、貫通電流が流れると、消費
電力も大きくなり、配線寿命を短かくするという欠点が
ある。
力回路は、共通バスに接続する際の制御信号のタイミン
グを正確に行なわないと、バスを介して貫通電流が流れ
るという欠点がある。また、貫通電流が流れると、消費
電力も大きくなり、配線寿命を短かくするという欠点が
ある。
【００１１】本発明の目的は、かかる共通バスおよび出
力段トランジスタを介した貫通電流が流れるのを阻止す
るとともに、消費電流の低減および配線寿命を向上させ
ることのできるバス出力回路を提供することにある。
力段トランジスタを介した貫通電流が流れるのを阻止す
るとともに、消費電流の低減および配線寿命を向上させ
ることのできるバス出力回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のバス出力回路
は、入力信号を外部制御信号で制御する論理回路により
第１，第２の出力段トランジスタを制御し、出力をハイ
インピーダンスにしてディスエーブル状態を実現するバ
ス出力回路において、前記外部制御信号を遅延させる遅
延回路と、前記遅延回路により遅延させた信号により制
御される第３，第４の出力段トランジスタとを有し、前
記第１，第２の出力段トランジスタに前記第３，第４の
出力段トランジスタを直列に接続することにより、前記
遅延回路に基ずく所定時間だけディスエーブル状態を保
持することを特徴としている。
は、入力信号を外部制御信号で制御する論理回路により
第１，第２の出力段トランジスタを制御し、出力をハイ
インピーダンスにしてディスエーブル状態を実現するバ
ス出力回路において、前記外部制御信号を遅延させる遅
延回路と、前記遅延回路により遅延させた信号により制
御される第３，第４の出力段トランジスタとを有し、前
記第１，第２の出力段トランジスタに前記第３，第４の
出力段トランジスタを直列に接続することにより、前記
遅延回路に基ずく所定時間だけディスエーブル状態を保
持することを特徴としている。
【００１３】すなわち、本発明のバス出力回路は、入力
信号を外部よりの制御信号により制御して出力状態を規
制するためのＮＡＮＤ素子，ＮＯＲ素子およびインバー
タ素子を備えた論理回路と、前記制御信号を前記インバ
ータ素子を介して入力し所定の遅延を与える第１の遅延
回路と、前記制御信号を直接入力し所定の遅延を与える
第２の遅延回路と、前記論理回路の出力により駆動され
且つ互いにチャネル型の異なった第１，第２の出力段Ｍ
ＯＳトランジスタと、前記第１，第２の遅延回路の出力
により駆動され且つ互いにチャネル型の異なった第３，
第４の出力段ＭＯＳトランジスタとを有し、バスへの出
力端子と電源，接地との間で前記第１乃至第４の出力段
ＭＯＳトランジスタのうち同じタイプのチャネル型出力
段ＭＯＳトランジスタを直列接続することにより、前記
出力段ＭＯＳトランジスタをハイインピーダンス状態に
してディスエーブル状態を実現するように構成される。
信号を外部よりの制御信号により制御して出力状態を規
制するためのＮＡＮＤ素子，ＮＯＲ素子およびインバー
タ素子を備えた論理回路と、前記制御信号を前記インバ
ータ素子を介して入力し所定の遅延を与える第１の遅延
回路と、前記制御信号を直接入力し所定の遅延を与える
第２の遅延回路と、前記論理回路の出力により駆動され
且つ互いにチャネル型の異なった第１，第２の出力段Ｍ
ＯＳトランジスタと、前記第１，第２の遅延回路の出力
により駆動され且つ互いにチャネル型の異なった第３，
第４の出力段ＭＯＳトランジスタとを有し、バスへの出
力端子と電源，接地との間で前記第１乃至第４の出力段
ＭＯＳトランジスタのうち同じタイプのチャネル型出力
段ＭＯＳトランジスタを直列接続することにより、前記
出力段ＭＯＳトランジスタをハイインピーダンス状態に
してディスエーブル状態を実現するように構成される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すバス出力回
路図である。図１に示すように、本実施例のバス出力回
路１００は、バス入力端子ＩＮおよび制御入力端子ＣＮ
Ｔに接続された論理回路１１と、制御信号ｂを遅延させ
る遅延回路１５，１６と、Ｐチャネル型出力段ＭＯＳト
ランジスタ１７，１８およびＮチャネル型出力段ＭＯＳ
トランジスタ１９，２０とを有し、その論理回路１１は
前述した図６の従来例と同様、入力信号ａを外部よりの
制御信号ｂにより制御して出力状態ｄ，ｅを規制するた
めのＮＡＮＤ素子１３，ＮＯＲ素子１４およびインバー
タ素子１２を備えている。本実施例の遅延回路１５は制
御信号ｂをインバータ素子１２を介して入力し所定の遅
延を与え、また遅延回路１６は制御信号ｂを直接入力し
所定の遅延を与える。更に、互いにチャネル型の異なっ
た出力段ＭＯＳトランジスタ１８，１９は論理回路１１
におけるＮＡＮＤ素子１３の出力ｄおよびＮＯＲ素子１
４の出力ｅによりそれぞれ駆動され、一方互いにチャネ
ル型の異なった出力段ＭＯＳトランジスタ１７，２０は
遅延回路１５，１６の出力ｃ，ｆによりそれぞれ駆動さ
れる。しかも、これらの出力段ＭＯＳトランジスタ１７
〜２０はバスへの出力端子（ｇ）と電源ＶＣＣ，接地と
の間で同じタイプのチャネル型出力段ＭＯＳトランジス
タを直列接続し、一方の組を導通状態、他方の組を非導
通状態（ハイインピーダンス状態）バス出力ｇを制御す
る。
て説明する。図１は本発明の一実施例を示すバス出力回
路図である。図１に示すように、本実施例のバス出力回
路１００は、バス入力端子ＩＮおよび制御入力端子ＣＮ
Ｔに接続された論理回路１１と、制御信号ｂを遅延させ
る遅延回路１５，１６と、Ｐチャネル型出力段ＭＯＳト
ランジスタ１７，１８およびＮチャネル型出力段ＭＯＳ
トランジスタ１９，２０とを有し、その論理回路１１は
前述した図６の従来例と同様、入力信号ａを外部よりの
制御信号ｂにより制御して出力状態ｄ，ｅを規制するた
めのＮＡＮＤ素子１３，ＮＯＲ素子１４およびインバー
タ素子１２を備えている。本実施例の遅延回路１５は制
御信号ｂをインバータ素子１２を介して入力し所定の遅
延を与え、また遅延回路１６は制御信号ｂを直接入力し
所定の遅延を与える。更に、互いにチャネル型の異なっ
た出力段ＭＯＳトランジスタ１８，１９は論理回路１１
におけるＮＡＮＤ素子１３の出力ｄおよびＮＯＲ素子１
４の出力ｅによりそれぞれ駆動され、一方互いにチャネ
ル型の異なった出力段ＭＯＳトランジスタ１７，２０は
遅延回路１５，１６の出力ｃ，ｆによりそれぞれ駆動さ
れる。しかも、これらの出力段ＭＯＳトランジスタ１７
〜２０はバスへの出力端子（ｇ）と電源ＶＣＣ，接地と
の間で同じタイプのチャネル型出力段ＭＯＳトランジス
タを直列接続し、一方の組を導通状態、他方の組を非導
通状態（ハイインピーダンス状態）バス出力ｇを制御す
る。
【００１５】図２（Ａ），（Ｂ）はそれぞれ図１におけ
る入力信号がハイレベル時およびロウレベル時の各部の
信号波形図である。まず、図２（Ａ）に示すように、入
力信号ａがハイレベル（Ｈ）時に、制御信号ｂがディス
エーブル状態（Ｈ）からイネーブル状態（Ｌ）に切り替
わるときは、論理回路１１のＮＡＮＤ素子１３の出力ｄ
がＬレベルになるので、ＭＯＳトランジスタ１８はＯＮ
状態になる。このとき、遅延回路１５の出力ｃは所定時
間だけＨレベルが継続されるため、ＭＯＳトランジスタ
１７はＯＦＦしている。従って、バス出力ｇは遅延時間
Ｄ１だけディスエーブル状態（ハイインピーダンス）を
保持している。この遅延回路１５に基ずく遅延時間Ｄ１
後にＭＯＳトランジスタ１７はＯＮ状態になり、バス出
力ｇにバス入力信号ａ（Ｈ）を出力し、イネーブル状態
になる。
る入力信号がハイレベル時およびロウレベル時の各部の
信号波形図である。まず、図２（Ａ）に示すように、入
力信号ａがハイレベル（Ｈ）時に、制御信号ｂがディス
エーブル状態（Ｈ）からイネーブル状態（Ｌ）に切り替
わるときは、論理回路１１のＮＡＮＤ素子１３の出力ｄ
がＬレベルになるので、ＭＯＳトランジスタ１８はＯＮ
状態になる。このとき、遅延回路１５の出力ｃは所定時
間だけＨレベルが継続されるため、ＭＯＳトランジスタ
１７はＯＦＦしている。従って、バス出力ｇは遅延時間
Ｄ１だけディスエーブル状態（ハイインピーダンス）を
保持している。この遅延回路１５に基ずく遅延時間Ｄ１
後にＭＯＳトランジスタ１７はＯＮ状態になり、バス出
力ｇにバス入力信号ａ（Ｈ）を出力し、イネーブル状態
になる。
【００１６】次に、入力信号ａがハイレベル（Ｈ）時
に、制御信号ｂがイネーブル状態（Ｌ）からディスエー
ブル状態（Ｈ）に切り替わるときは、ＮＡＮＤ素子１３
の出力ｄがＨレベルになるので、ＭＯＳトランジスタ１
８はＯＦＦ状態になるため、バス出力ｇはディスエーブ
ル状態（ハイインピーダンス）になる。このときは、遅
延回路１５の影響を受けない。
に、制御信号ｂがイネーブル状態（Ｌ）からディスエー
ブル状態（Ｈ）に切り替わるときは、ＮＡＮＤ素子１３
の出力ｄがＨレベルになるので、ＭＯＳトランジスタ１
８はＯＦＦ状態になるため、バス出力ｇはディスエーブ
ル状態（ハイインピーダンス）になる。このときは、遅
延回路１５の影響を受けない。
【００１７】また、図２（Ｂ）に示すように、入力信号
ａがロウレベル（Ｌ）時に、制御信号ｂがディスエーブ
ル状態（Ｈ）からイネーブル状態（Ｌ）に切り替わると
きは、論理回路１１のＮＯＲ素子１４の出力ｅがＨレベ
ルになるので、ＭＯＳトランジスタ１９はＯＮ状態にな
る。このとき、遅延回路１６の出力ｆは所定時間だけＬ
レベルが継続されるため、ＭＯＳトランジスタ２０はＯ
ＦＦしている。従って、バス出力ｇは遅延時間Ｄ２だけ
ディスエーブル状態（ハイインピーダンス）を保持して
いる。この遅延回路１６に基ずく遅延時間Ｄ２後にＭＯ
Ｓトランジスタ２０はＯＮ状態になり、バス出力ｇにバ
ス入力信号ａ（Ｌ）を出力し、イネーブル状態になる。
ａがロウレベル（Ｌ）時に、制御信号ｂがディスエーブ
ル状態（Ｈ）からイネーブル状態（Ｌ）に切り替わると
きは、論理回路１１のＮＯＲ素子１４の出力ｅがＨレベ
ルになるので、ＭＯＳトランジスタ１９はＯＮ状態にな
る。このとき、遅延回路１６の出力ｆは所定時間だけＬ
レベルが継続されるため、ＭＯＳトランジスタ２０はＯ
ＦＦしている。従って、バス出力ｇは遅延時間Ｄ２だけ
ディスエーブル状態（ハイインピーダンス）を保持して
いる。この遅延回路１６に基ずく遅延時間Ｄ２後にＭＯ
Ｓトランジスタ２０はＯＮ状態になり、バス出力ｇにバ
ス入力信号ａ（Ｌ）を出力し、イネーブル状態になる。
【００１８】同様に、入力信号ａがロウレベル（Ｌ）時
に、制御信号ｂがイネーブル状態（Ｌ）からディスエー
ブル状態（Ｈ）に切り替わるときは、ＮＯＲ素子１４の
出力ｅがＬレベルになるので、ＭＯＳトランジスタ１９
はＯＦＦ状態になるため、バス出力ｇはディスエーブル
状態（ハイインピーダンス）になる。このときも、遅延
回路１６の影響を受けない。
に、制御信号ｂがイネーブル状態（Ｌ）からディスエー
ブル状態（Ｈ）に切り替わるときは、ＮＯＲ素子１４の
出力ｅがＬレベルになるので、ＭＯＳトランジスタ１９
はＯＦＦ状態になるため、バス出力ｇはディスエーブル
状態（ハイインピーダンス）になる。このときも、遅延
回路１６の影響を受けない。
【００１９】図３は本発明の他の実施例を示すバス出力
回路図である。図３に示すように、本実施例のバス出力
回路１００も、論理回路１１と、遅延回路１５，１６
と、出力段ＭＯＳトランジスタ１７〜２０とから構成さ
れる。本実施例を前述した図１の一実施例と比較する
と、電源ＶＣＣと接地間に直列接続される出力段ＭＯＳ
トランジスタ１７，１８および出力段ＭＯＳトランジス
タ１９，２０の接続順序を入れ換えた点が異なる他は同
様である。また、回路動作は一実施例と同一であるた
め、説明を省略する。
回路図である。図３に示すように、本実施例のバス出力
回路１００も、論理回路１１と、遅延回路１５，１６
と、出力段ＭＯＳトランジスタ１７〜２０とから構成さ
れる。本実施例を前述した図１の一実施例と比較する
と、電源ＶＣＣと接地間に直列接続される出力段ＭＯＳ
トランジスタ１７，１８および出力段ＭＯＳトランジス
タ１９，２０の接続順序を入れ換えた点が異なる他は同
様である。また、回路動作は一実施例と同一であるた
め、説明を省略する。
【００２０】次に、かかるバス出力回路１００を実際に
バス接続して用いる場合の動作を図４，図５により説明
する。
バス接続して用いる場合の動作を図４，図５により説明
する。
【００２１】図４は本発明の具体的応用例を示すバス接
続回路図である。図４に示すように、このバス接続回路
は図１で説明した本実施例のバス出力回路１００と図６
で説明した従来のバス出力回路１０を共通バス２１に接
続した構成である。ここでは本実施例のバス出力回路を
第１のバス出力回路１００、従来のバス出力回路を第２
のバス出力回路１０とする。
続回路図である。図４に示すように、このバス接続回路
は図１で説明した本実施例のバス出力回路１００と図６
で説明した従来のバス出力回路１０を共通バス２１に接
続した構成である。ここでは本実施例のバス出力回路を
第１のバス出力回路１００、従来のバス出力回路を第２
のバス出力回路１０とする。
【００２２】図５は図４の回路動作を説明するための各
部の信号波形図である。図５に示すように、まず第２の
バス出力回路１０のバス入力信号Ｓ１がＨ、制御信号Ｓ
２がＬ（イネーブル状態）とし且つ第１のバス出力回路
１００のバス入力信号ａがＬ、制御信号ｂがＨ（ディス
エーブル状態）とする。すなわち、共通バス２１には第
２のバス出力回路１０のバス入力信号Ｓ１（Ｈ）が出力
されているものとする。この状態より共通バス２１の占
有状態を第２のバス出力回路１０から第１のバス出力回
路１００に切り替えるにあたっては、制御信号Ｓ２をＬ
からＨに、また制御信号ｂをＨからＬにそれぞれ切り替
える。このとき、制御信号Ｓ２に遅延Ｄ３があると、第
２のバス出力回路１０における論理回路１の出力Ｓ４が
Ｌ、第１のバス出力回路１００における論理回路１１の
出力ｅがＨの状態となり、ＰチャネルＭＯＳトランジス
タ８とＮチャネルＭＯＳトランジス１９が同時にＯＮ状
態になる。
部の信号波形図である。図５に示すように、まず第２の
バス出力回路１０のバス入力信号Ｓ１がＨ、制御信号Ｓ
２がＬ（イネーブル状態）とし且つ第１のバス出力回路
１００のバス入力信号ａがＬ、制御信号ｂがＨ（ディス
エーブル状態）とする。すなわち、共通バス２１には第
２のバス出力回路１０のバス入力信号Ｓ１（Ｈ）が出力
されているものとする。この状態より共通バス２１の占
有状態を第２のバス出力回路１０から第１のバス出力回
路１００に切り替えるにあたっては、制御信号Ｓ２をＬ
からＨに、また制御信号ｂをＨからＬにそれぞれ切り替
える。このとき、制御信号Ｓ２に遅延Ｄ３があると、第
２のバス出力回路１０における論理回路１の出力Ｓ４が
Ｌ、第１のバス出力回路１００における論理回路１１の
出力ｅがＨの状態となり、ＰチャネルＭＯＳトランジス
タ８とＮチャネルＭＯＳトランジス１９が同時にＯＮ状
態になる。
【００２３】しかしながら、本実施例においては、第１
のバス出力回路１００の遅延回路１６に遅延時間Ｄ４が
あるため、遅延回路出力ｆはＬのままであっる。従っ
て、ＮチャネルＭＯＳトランジス２０はＯＦＦ状態を保
持するので、ＰチャネルＭＯＳトランジスタ８の電源Ｖ
ＣＣから共通バス２１を介してＮチャネルＭＯＳトラン
ジス２０のグランドへ貫通電流は流れない。
のバス出力回路１００の遅延回路１６に遅延時間Ｄ４が
あるため、遅延回路出力ｆはＬのままであっる。従っ
て、ＮチャネルＭＯＳトランジス２０はＯＦＦ状態を保
持するので、ＰチャネルＭＯＳトランジスタ８の電源Ｖ
ＣＣから共通バス２１を介してＮチャネルＭＯＳトラン
ジス２０のグランドへ貫通電流は流れない。
【００２４】次に、第２のバス出力回路１０のバス入力
信号Ｓ１がＬ、制御信号Ｓ２ａがＨ（ディスエーブル状
態）とし且つ第１のバス出力回路１００のバス入力信号
ａがＨ、制御信号ｂがＬ（イネーブル状態）のときも同
様に、遅延回路１５の遅延時間分だけＰチャネルＭＯＳ
トランジスタ１７がＯＦＦ状態を保持する。従って、Ｐ
チャネルＭＯＳトランジスタ１７の電源ＶＣＣから共通
バス２１を介してＮチャネルＭＯＳトランジス９のグラ
ンドへ貫通電流は流れない。
信号Ｓ１がＬ、制御信号Ｓ２ａがＨ（ディスエーブル状
態）とし且つ第１のバス出力回路１００のバス入力信号
ａがＨ、制御信号ｂがＬ（イネーブル状態）のときも同
様に、遅延回路１５の遅延時間分だけＰチャネルＭＯＳ
トランジスタ１７がＯＦＦ状態を保持する。従って、Ｐ
チャネルＭＯＳトランジスタ１７の電源ＶＣＣから共通
バス２１を介してＮチャネルＭＯＳトランジス９のグラ
ンドへ貫通電流は流れない。
【００２５】
【発明の効果】以上説明したように、本発明は論理回路
と出力段ＭＯＳトランジスタの他に、制御信号に対する
遅延回路およびその出力段ＭＯＳトランジスタを付加す
ることにより、バス占有状態を切り替えるタイミング信
号にスキューが生じた際に起こる回路間の貫通電流を無
くすことができるという効果がある。
と出力段ＭＯＳトランジスタの他に、制御信号に対する
遅延回路およびその出力段ＭＯＳトランジスタを付加す
ることにより、バス占有状態を切り替えるタイミング信
号にスキューが生じた際に起こる回路間の貫通電流を無
くすことができるという効果がある。
【００２６】また、本発明は消費電力を低減させ、配線
寿命を長寿命化させることができ、回路の信頼性を向上
させることができるという効果がある。
寿命を長寿命化させることができ、回路の信頼性を向上
させることができるという効果がある。
【図１】本発明の一実施例を示すバス出力回路図であ
る。
る。
【図２】図１における入力信号がハイレベルおよびロウ
レベル時の各部の信号波形図である。
レベル時の各部の信号波形図である。
【図３】本発明の他の実施例を示すバス出力回路図であ
る。
る。
【図４】本発明の具体的応用例を示すバス接続回路図で
ある。
ある。
【図５】図４の回路動作を説明するための各部の信号波
形図である。
形図である。
【図６】従来の一例を示すバス出力回路図である。
【図７】従来の具体的応用例を示すバス接続回路図であ
る。
る。
【図８】図７の回路動作を説明するための各部の信号波
形図である。
形図である。
１１ 論理回路 １２ インバータ素子 １３ ＮＡＮＤ素子 １４ ＮＯＲ素子 １５，１６ 遅延回路 １７〜２０ 出力段ＭＯＳトランジスタ ２１ 共通バス １００ バス出力回路 ＩＮ 入力端子 ＣＮＴ 制御入力端子
Claims (2)
- 【請求項１】 入力信号を外部制御信号で制御する論理
回路により第１，第２の出力段トランジスタを制御し、
出力をハイインピーダンスにしてディスエーブル状態を
実現するバス出力回路において、前記外部制御信号を遅
延させる遅延回路と、前記遅延回路により遅延させた信
号により制御される第３，第４の出力段トランジスタと
を有し、前記第１，第２の出力段トランジスタに前記第
３，第４の出力段トランジスタを直列に接続することに
より、前記遅延回路に基ずく所定時間だけディスエーブ
ル状態を保持することを特徴とするバス出力回路。 - 【請求項２】 入力信号を外部よりの制御信号により制
御して出力状態を規制するためのＮＡＮＤ素子，ＮＯＲ
素子およびインバータ素子を備えた論理回路と、前記制
御信号を前記インバータ素子を介して入力し所定の遅延
を与える第１の遅延回路と、前記制御信号を直接入力し
所定の遅延を与える第２の遅延回路と、前記論理回路の
出力により駆動され且つ互いにチャネル型の異なった第
１，第２の出力段ＭＯＳトランジスタと、前記第１，第
２の遅延回路の出力により駆動され且つ互いにチャネル
型の異なった第３，第４の出力段ＭＯＳトランジスタと
を有し、バスへの出力端子と電源，接地との間で前記第
１乃至第４の出力段ＭＯＳトランジスタのうち同じタイ
プのチャネル型出力段ＭＯＳトランジスタを直列接続す
ることにより、前記出力段ＭＯＳトランジスタをハイイ
ンピーダンス状態にしてディスエーブル状態を実現する
ことを特徴とするバス出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248927A JPH07106932A (ja) | 1993-10-05 | 1993-10-05 | バス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248927A JPH07106932A (ja) | 1993-10-05 | 1993-10-05 | バス出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106932A true JPH07106932A (ja) | 1995-04-21 |
Family
ID=17185491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248927A Pending JPH07106932A (ja) | 1993-10-05 | 1993-10-05 | バス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2763443A1 (fr) * | 1997-05-16 | 1998-11-20 | Nec Corp | Circuit de sortie |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020157A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Ｃｍｏｓ集積回路装置 |
| JPS62163417A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1993
- 1993-10-05 JP JP5248927A patent/JPH07106932A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020157A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Ｃｍｏｓ集積回路装置 |
| JPS62163417A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2763443A1 (fr) * | 1997-05-16 | 1998-11-20 | Nec Corp | Circuit de sortie |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960924 |