JPS6020157A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
- Publication number
- JPS6020157A JPS6020157A JP58127657A JP12765783A JPS6020157A JP S6020157 A JPS6020157 A JP S6020157A JP 58127657 A JP58127657 A JP 58127657A JP 12765783 A JP12765783 A JP 12765783A JP S6020157 A JPS6020157 A JP S6020157A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- state
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＣＭＯＳ （相補型金’ＦＭ絶縁物半導体
）集『回路装置に関するもので、例えば、マスタースラ
イス方式により形成されるゲートアレイとしてのＣＭＯ
Ｓ集積回路装置に有効な技術に関するものである。
）集『回路装置に関するもので、例えば、マスタースラ
イス方式により形成されるゲートアレイとしてのＣＭＯ
Ｓ集積回路装置に有効な技術に関するものである。
ＣＭＯＳ集積回路装置における測定項目の１つとして、
スタンバイ（リーク）電流の測定がある。
スタンバイ（リーク）電流の測定がある。
この場合、外部入力硝子をフローティング状態にして測
定を行うと、その中間レベルによってＣＭＯＳ回路に貫
通電流が流れる。また、出力硝子から送出されるレベル
が不定であると測定用の外部負荷に電流を流すような動
作が行なわれることがある。これらの電流が流れること
によって、上記スタンバイ電流の精密な測定が不能とな
ってしまうという問題が生じる。
定を行うと、その中間レベルによってＣＭＯＳ回路に貫
通電流が流れる。また、出力硝子から送出されるレベル
が不定であると測定用の外部負荷に電流を流すような動
作が行なわれることがある。これらの電流が流れること
によって、上記スタンバイ電流の精密な測定が不能とな
ってしまうという問題が生じる。
そこで、上記外部入力端子に特定の安定した信号（ハイ
レベル又はロウレベル）を供給するための抵抗素子等を
設けることが考えられる。しかし、この場合には、測定
用のボード（エージング基板）の部品点数が多（なると
ともに、測定ずべきＣＭＯ３Ｑｉ回路装置毎に専用のボ
ードを用意する必要があるので、その分価格が高くなっ
てしまうという欠点が生じる。
レベル又はロウレベル）を供給するための抵抗素子等を
設けることが考えられる。しかし、この場合には、測定
用のボード（エージング基板）の部品点数が多（なると
ともに、測定ずべきＣＭＯ３Ｑｉ回路装置毎に専用のボ
ードを用意する必要があるので、その分価格が高くなっ
てしまうという欠点が生じる。
また、ＣＭＯ３集偵回路装置内に上述したような抵抗素
子と同じ向（をする抵抗を設けて、実質的に入力端子を
電源にクランプする方法も考えられる。しかしながら、
この場合には、入力端子のリーク電流を測定する際、設
けた上記抵抗素子のために、正確な電流を測定すること
がｅ：ｉ Ｌいという欠点が生じる。
子と同じ向（をする抵抗を設けて、実質的に入力端子を
電源にクランプする方法も考えられる。しかしながら、
この場合には、入力端子のリーク電流を測定する際、設
けた上記抵抗素子のために、正確な電流を測定すること
がｅ：ｉ Ｌいという欠点が生じる。
この発明の目的は、テスティングを簡便に行うことので
きるＣＭＯ３集積回路装置を提供することにある。
きるＣＭＯ３集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添４１図面から明らかになるで
あろう。
この明細書の記述および添４１図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、外部端子からの信号と外部コントロール端子
からの信号とを受ける論理ゲート回路と出力すべき内部
論理信号を受け外部コントロール端子からの信号に従っ
て出力状態が制御される３状態出力回路とを設げて、テ
スティング時に上記コントロー・ル信号を用いてその測
定項目に従った動作を行わせるようにするものである。
からの信号とを受ける論理ゲート回路と出力すべき内部
論理信号を受け外部コントロール端子からの信号に従っ
て出力状態が制御される３状態出力回路とを設げて、テ
スティング時に上記コントロー・ル信号を用いてその測
定項目に従った動作を行わせるようにするものである。
第１図には、この発明の一実施例のブロック図が示され
ている。同図においては、入力回路と、出力回路がそれ
ぞれ代表として示されている。また、内部論理ブロック
ＬＯＧが示されている。これらの各回路は、公知のＣＭ
Ｏ３１積回路技術によって、シリコンのような半導体基
板上において形成される。また、特に制限されないが、
これらの各回路は、公知のマスタースライス方式によっ
て回路機能が構成される。
ている。同図においては、入力回路と、出力回路がそれ
ぞれ代表として示されている。また、内部論理ブロック
ＬＯＧが示されている。これらの各回路は、公知のＣＭ
Ｏ３１積回路技術によって、シリコンのような半導体基
板上において形成される。また、特に制限されないが、
これらの各回路は、公知のマスタースライス方式によっ
て回路機能が構成される。
この実施例では、スタンバイ電流の測定等を容易にする
ため、外部端子Ｐ１には、入力回路としてのナンド（Ｎ
ＡＮＤ）ゲート回路Ｇｌと３状態出力回路Ｂ１を構成す
る回路素子が形成されている。この端子Ｐ１を図示のよ
うに入力信号ＩＮを供給する端子として用いる時には、
上記ナントゲート回路Ｇ１が接続される。また、上記同
様なナントゲート回路Ｇ２と３状態出力回路とが用意さ
れた外部端子Ｐ２を図示のように出力信号ＯＵ Ｔの送
出する端子として用いる時には、３状態出力回路Ｂ２が
接続される。このように、各外部端子に対しては、それ
ぞれ上記ナントゲート回路と３状態出力回路とが一対と
してそれぞれ用意され、回路機能に応じてそれぞれマス
タースライス方式により選択的に接続される。上記入力
回路として用いるナントゲート回路Ｇｌ、０２等の他方
の入力は、共通化されて外部端子Ｐ３に導かれる。この
外部端子Ｐ３には、制御信号Ｅｉが供給される。
ため、外部端子Ｐ１には、入力回路としてのナンド（Ｎ
ＡＮＤ）ゲート回路Ｇｌと３状態出力回路Ｂ１を構成す
る回路素子が形成されている。この端子Ｐ１を図示のよ
うに入力信号ＩＮを供給する端子として用いる時には、
上記ナントゲート回路Ｇ１が接続される。また、上記同
様なナントゲート回路Ｇ２と３状態出力回路とが用意さ
れた外部端子Ｐ２を図示のように出力信号ＯＵ Ｔの送
出する端子として用いる時には、３状態出力回路Ｂ２が
接続される。このように、各外部端子に対しては、それ
ぞれ上記ナントゲート回路と３状態出力回路とが一対と
してそれぞれ用意され、回路機能に応じてそれぞれマス
タースライス方式により選択的に接続される。上記入力
回路として用いるナントゲート回路Ｇｌ、０２等の他方
の入力は、共通化されて外部端子Ｐ３に導かれる。この
外部端子Ｐ３には、制御信号Ｅｉが供給される。
また、上記出力回路として用いる３状態出力回路Ｂ１．
Ｂ２等の制御端子は、共通化されて外部端子Ｐ４に導か
れる。この外部（？ｒｃｓ子Ｐ４には、制御出力ＥＯが
供給される。
Ｂ２等の制御端子は、共通化されて外部端子Ｐ４に導か
れる。この外部（？ｒｃｓ子Ｐ４には、制御出力ＥＯが
供給される。
第２図には、上記入力回路とし“この・）・ンドゲート
回路の一実施例の回路図が示されている。
回路の一実施例の回路図が示されている。
並列形態のｐチャンネルＭＯ３ＦＥＴＱＩ、Ｑ２は、出
力端子と電源電圧ＶＤＤとの間に設けられる。また、直
列形態のｘ１チャンネルＭ ＯＳ Ｆ Ｅ ＴＱ３．Ｑ
４は、上記出力端子と回Ｉ１５の接地電位点との間に設
けられる。そして、上記Ｍ ＯＳ Ｆ Ｅ ＴＱｌとＱ
３のゲートが共通化されて外部端子Ｐ １に接続される
。上記ＭＯ３ＦＥＴＱ２とＱ４のゲートが共通化されｉ
（Ｊ：記外部輸子Ｐ３から供給される制御信号Ｅｉが印
加される。
力端子と電源電圧ＶＤＤとの間に設けられる。また、直
列形態のｘ１チャンネルＭ ＯＳ Ｆ Ｅ ＴＱ３．Ｑ
４は、上記出力端子と回Ｉ１５の接地電位点との間に設
けられる。そして、上記Ｍ ＯＳ Ｆ Ｅ ＴＱｌとＱ
３のゲートが共通化されて外部端子Ｐ １に接続される
。上記ＭＯ３ＦＥＴＱ２とＱ４のゲートが共通化されｉ
（Ｊ：記外部輸子Ｐ３から供給される制御信号Ｅｉが印
加される。
第３図には、上記出力回路としての３状態出力回路の一
実施「１１の回路図が示されている。
実施「１１の回路図が示されている。
電源電圧側出力Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ５は、ｐチ
中ンネルＭＯ３ＦＥＴにより構成される。接地電位側出
力ＭＯ３ＦＥＴＱ６は、１１チャンネルＭＯ３ＦＥＴに
より措成される。これらのＭＯ３ＦＥＴＱ５．Ｑ６の共
通化されたドレインが外部ｉ／Ｉａ子Ｐ２に接続される
。そして、上記ＭＯ３ＦＥＴＱ５のゲートには、出力す
べき信号と上記外部端子Ｐ４から供給される制御信号Ｅ
ｏとを受けるナントゲート回路Ｇ３の出力信号が供給さ
れる。上記ＭＯＳＦＥＴＱ６のゲートには、出力すべき
信号とインバータＩＶＩによって反転された上記外部端
子Ｐ４から供給される制御信’；ｊＥｏとを受けるノア
ゲート回路Ｇ４の出力信号が供給される。
中ンネルＭＯ３ＦＥＴにより構成される。接地電位側出
力ＭＯ３ＦＥＴＱ６は、１１チャンネルＭＯ３ＦＥＴに
より措成される。これらのＭＯ３ＦＥＴＱ５．Ｑ６の共
通化されたドレインが外部ｉ／Ｉａ子Ｐ２に接続される
。そして、上記ＭＯ３ＦＥＴＱ５のゲートには、出力す
べき信号と上記外部端子Ｐ４から供給される制御信号Ｅ
ｏとを受けるナントゲート回路Ｇ３の出力信号が供給さ
れる。上記ＭＯＳＦＥＴＱ６のゲートには、出力すべき
信号とインバータＩＶＩによって反転された上記外部端
子Ｐ４から供給される制御信’；ｊＥｏとを受けるノア
ゲート回路Ｇ４の出力信号が供給される。
この実施例ｒｇＪ路においては、そのスタンバイ電流の
測定において、上記外部端子Ｐ３（制御信号］Ｅｉ）を
ロウレベル（回路の接地電位）とし、外部端子Ｐ４（ｉ
Ｉｌ！Ｊ御信号Ｅｏ）をロウレベルとする。
測定において、上記外部端子Ｐ３（制御信号］Ｅｉ）を
ロウレベル（回路の接地電位）とし、外部端子Ｐ４（ｉ
Ｉｌ！Ｊ御信号Ｅｏ）をロウレベルとする。
上記ｔｌｉ！ｌ ｍｌ信号Ｅｉのロウレベルにより、第
２図のｐチャンネルＭＯ３ＦＨＴＱ２はオン状態となり
、ｎチ中ンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４はオフ状
態となる。
２図のｐチャンネルＭＯ３ＦＨＴＱ２はオン状態となり
、ｎチ中ンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４はオフ状
態となる。
したがって、クト部端子Ｐ１をフローティング状態とし
ても、上記ｐチャンネルＭＯ３ＦＥＴＱ２のオン状態に
よフて形成されたハイレベルの信号が内部論理回路ＬＯ
Ｇに伝えられる。このため、上記入力回路としてのナン
トゲート回路Ｇ１及びその出力信−号・を受ける内部論
理回路ＬＯＧにおいてｆｆ１ｆｆｉ電流が流れることは
ない。
ても、上記ｐチャンネルＭＯ３ＦＥＴＱ２のオン状態に
よフて形成されたハイレベルの信号が内部論理回路ＬＯ
Ｇに伝えられる。このため、上記入力回路としてのナン
トゲート回路Ｇ１及びその出力信−号・を受ける内部論
理回路ＬＯＧにおいてｆｆ１ｆｆｉ電流が流れることは
ない。
一方、制御信号Ｅ６のロウレベル（論理“０”）によっ
て、リーンドゲート回路Ｇ３の出力信号は、内部論理回
路ＬＯＧで形成された出力すべき信号に対して無関係に
ハイレベル（電ＦＡ電圧ＶＤＤ）となる。これにより、
このナンドゲ−１・回路Ｇ３の出力信号を受ける出力Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ５ ＆Ｊオフ状感になる。ま
た、・ｆンバーク■ｖ１で反転された制御信号ＥＯのハ
イ［／ベル（論理“１”）により、ノアゲート回路Ｇ４
の出力信号は、」二記出力すべき信号に対して無関係に
ロウシー、ルになる。これにより、このノアゲート回路
Ｇ４の出力信尾・を受ける出力ＭＯ３ＦＥＴＱ６はオフ
状５ｆ５になる。したがって、外部端子Ｐ２は高インピ
ーダンス状態となる。これにより、外部端子Ｐ２に外イ
」番ノされる。負荷抵抗に対して上記出力Ｍ ＯＳ Ｆ
Ｅ ’ｒＱ ５又はＱ６から電流が流４１１．ること
はない。
て、リーンドゲート回路Ｇ３の出力信号は、内部論理回
路ＬＯＧで形成された出力すべき信号に対して無関係に
ハイレベル（電ＦＡ電圧ＶＤＤ）となる。これにより、
このナンドゲ−１・回路Ｇ３の出力信号を受ける出力Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ５ ＆Ｊオフ状感になる。ま
た、・ｆンバーク■ｖ１で反転された制御信号ＥＯのハ
イ［／ベル（論理“１”）により、ノアゲート回路Ｇ４
の出力信号は、」二記出力すべき信号に対して無関係に
ロウシー、ルになる。これにより、このノアゲート回路
Ｇ４の出力信尾・を受ける出力ＭＯ３ＦＥＴＱ６はオフ
状５ｆ５になる。したがって、外部端子Ｐ２は高インピ
ーダンス状態となる。これにより、外部端子Ｐ２に外イ
」番ノされる。負荷抵抗に対して上記出力Ｍ ＯＳ Ｆ
Ｅ ’ｒＱ ５又はＱ６から電流が流４１１．ること
はない。
この状態にすることによって、図示しない電源供給端子
（ＶＤＤ、ＧＮＤ）を通して流れるスタンバイ （リー
ク）電流を高精度に測定することができる。すなわち、
上記電源供給端子を通して流れる電流は、各素子におけ
るリーク電流に他ならないからである。
（ＶＤＤ、ＧＮＤ）を通して流れるスタンバイ （リー
ク）電流を高精度に測定することができる。すなわち、
上記電源供給端子を通して流れる電流は、各素子におけ
るリーク電流に他ならないからである。
なお、通常の動作状態においては、上記外部端子Ｐ３．
Ｐ４をハイレベル（？１源電圧Ｖ ＤＤ ）に固定して
用いる。これにより、入力回路は、その外部端子からの
信号ＩＮを内部論理回路ＬＯＧに伝え、出力回路は、内
部論理回ｖ！ＩＬ ＯＧで形成された出力すべき信号を
外部端子に伝える。
Ｐ４をハイレベル（？１源電圧Ｖ ＤＤ ）に固定して
用いる。これにより、入力回路は、その外部端子からの
信号ＩＮを内部論理回路ＬＯＧに伝え、出力回路は、内
部論理回ｖ！ＩＬ ＯＧで形成された出力すべき信号を
外部端子に伝える。
（１１制御端子を設けることによって、入力回路の出力
信号を安定した論理レベルに規定できるから入力回路及
び内部論理回路においてｐチャンネル間Ｏ５ＦＥＴとｎ
チャンネルＭＯ３ＦＥＴとを通して流れる貫通電流が発
生しない。また、出力回路゛は、ハイインピーダンス状
態となるから外部負荷を通して流れる電流が発生しない
。したがって、電源供給端子をｉｍシて流れる電流は、
各回路素子におけるリーク電流のみとなるので、その精
度の高い測定を行うことができるという’ＪＪ果が１７
られる。
信号を安定した論理レベルに規定できるから入力回路及
び内部論理回路においてｐチャンネル間Ｏ５ＦＥＴとｎ
チャンネルＭＯ３ＦＥＴとを通して流れる貫通電流が発
生しない。また、出力回路゛は、ハイインピーダンス状
態となるから外部負荷を通して流れる電流が発生しない
。したがって、電源供給端子をｉｍシて流れる電流は、
各回路素子におけるリーク電流のみとなるので、その精
度の高い測定を行うことができるという’ＪＪ果が１７
られる。
（２）制御端子を入力回路と出力回ドさとにそれぞれ共
通に設けることによって、極めて簡単にスタンバイ動作
の測定動作と通宝の動作とを切り換えることができる。
通に設けることによって、極めて簡単にスタンバイ動作
の測定動作と通宝の動作とを切り換えることができる。
（３）制御端子に切り換え信号を供給するものであるの
で、−１−、記プルダウン等の抵抗赤子が不用となり、
測定用ボードが凸極の異１．するＣ Ｍ ＯＳ集積回路
装置に対して共ｉｔＤ化できるため、その部品点数の削
減と相俟って測定用ボードの低価格化を図ることができ
るという効果が得られる。
で、−１−、記プルダウン等の抵抗赤子が不用となり、
測定用ボードが凸極の異１．するＣ Ｍ ＯＳ集積回路
装置に対して共ｉｔＤ化できるため、その部品点数の削
減と相俟って測定用ボードの低価格化を図ることができ
るという効果が得られる。
（４１ＣＭ ＯＳ集積回路装置内に、入力端子をクラン
プするよ・）な抵抗素子が設りられていないノこめ、入
力端子のリーク電流をｊＴＦ、 ６Ｎに測定するこ、−
ができるという効果が得られる。
プするよ・）な抵抗素子が設りられていないノこめ、入
力端子のリーク電流をｊＴＦ、 ６Ｎに測定するこ、−
ができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明シー［上記ア１缶例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。例えば、入力回
路は、ノアゲート回路等信の論理ゲート回路を用いるも
のであってもよい。
体的に説明したが、この発明シー［上記ア１缶例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。例えば、入力回
路は、ノアゲート回路等信の論理ゲート回路を用いるも
のであってもよい。
また、１つの外部ｎ１子に対して入出力機能を持たせる
場合には、その制御信号端子に対して、論理和回路を介
して上記測定用制御信号と入力又は出力の切り換え制御
出力とを入力するようにすれば良い。さらに、上記入力
回路の制御信号端子Ｐ３にパルス信号を供給することに
よって、内部ＣＭＯ８回路の貫流エージングに利用する
ものであってもよい。
場合には、その制御信号端子に対して、論理和回路を介
して上記測定用制御信号と入力又は出力の切り換え制御
出力とを入力するようにすれば良い。さらに、上記入力
回路の制御信号端子Ｐ３にパルス信号を供給することに
よって、内部ＣＭＯ８回路の貫流エージングに利用する
ものであってもよい。
この発明は、ＣＭ ＯＳ Ｌｎｌ路で措成された半導体
東独回路装置に広く利用できるものである。
東独回路装置に広く利用できるものである。
第１図は、この発明の一実施（Ｆｌ＋を示すプロ・２り
図、 第２図は、第１図における入力回路の一実施例を示す具
体的回路図、 ｖ■Ｓ３図は、第１図にお＆Ｊる出力回路の一実施例を
示す具体的回路図である。 Ｇｌ−〜Ｇ３・・ナントゲート回路、Ｇ４・・ノアゲー
ト回路、Ｂｌ、Ｂ２・・３状態出力回路、ＩＶＩ・・イ
ンバータ
図、 第２図は、第１図における入力回路の一実施例を示す具
体的回路図、 ｖ■Ｓ３図は、第１図にお＆Ｊる出力回路の一実施例を
示す具体的回路図である。 Ｇｌ−〜Ｇ３・・ナントゲート回路、Ｇ４・・ノアゲー
ト回路、Ｂｌ、Ｂ２・・３状態出力回路、ＩＶＩ・・イ
ンバータ
Claims (1)
- 【特許請求の範囲】 １、外部端子からの信号と外部コントロール端子からの
信号とを受ける論理ゲート回路と、出力すべき内部論理
信号を受け外部コント，ロール端子からの信号に従って
出力状態が制御される３状態出力回路と、上記論理ゲー
ト回路の信号を受けて所定の論理動作を行い、上記出力
すべき信号を形成する内部論理回路とを含むことを特徴
とするＣＭＯＳ集積回路装置。 ２、上記ＣＭＯＳ集積回路装置は、マスタースライス方
式により形成されるゲートアレイであることを特徴とす
る特許請求の範囲第１項記載のＣＭＯＳ集積回路装置。 ３、上記外部コントロール硝子は、上記論理ゲート回路
を制御する第１の硝子と、上記３状態出力 −回路を制
御する第２の端子とにより措成され、各論理ゲート回路
及び各３状態出力回路に対してそれぞれ共通に用いられ
るものであることを特徴とする特許請求の範ｌ７Ｉｌ第
１又は第２項記載のＣＭＯＳ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127657A JPS6020157A (ja) | 1983-07-15 | 1983-07-15 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127657A JPS6020157A (ja) | 1983-07-15 | 1983-07-15 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020157A true JPS6020157A (ja) | 1985-02-01 |
Family
ID=14965501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127657A Pending JPS6020157A (ja) | 1983-07-15 | 1983-07-15 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020157A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417517A (en) * | 1987-07-13 | 1989-01-20 | Nec Corp | Transient error detecting circuit for static cmos logic circuit |
| JPH07106932A (ja) * | 1993-10-05 | 1995-04-21 | Nec Corp | バス出力回路 |
-
1983
- 1983-07-15 JP JP58127657A patent/JPS6020157A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417517A (en) * | 1987-07-13 | 1989-01-20 | Nec Corp | Transient error detecting circuit for static cmos logic circuit |
| JPH0712142B2 (ja) * | 1987-07-13 | 1995-02-08 | 日本電気株式会社 | スタティックｃｍｏｓ論理回路の過渡誤り検出回路 |
| JPH07106932A (ja) * | 1993-10-05 | 1995-04-21 | Nec Corp | バス出力回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100232318B1 (ko) | 푸시 풀 회로 | |
| US5514982A (en) | Low noise logic family | |
| JPS6020157A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH05259879A (ja) | 入出力バッファ | |
| JPH0435061A (ja) | 半導体集積回路 | |
| JP2617611B2 (ja) | 半導体集積回路 | |
| JP2665054B2 (ja) | 半導体集積回路 | |
| JP3036962B2 (ja) | 集積回路のテスト回路 | |
| JPS61274511A (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JP2001305173A (ja) | 演算増幅器の測定回路及びその測定方法 | |
| JPH0231896B2 (ja) | ||
| KR0147453B1 (ko) | 반도체 집적회로 | |
| JP2712411B2 (ja) | テスト回路 | |
| JPH08160104A (ja) | 出力バッファテスト回路 | |
| JPS63110766A (ja) | テスト信号発生回路 | |
| SU1228055A1 (ru) | Зонд дл проверки сигналов цифровых микросхем | |
| JPH0519875A (ja) | 半導体装置 | |
| JPH05267996A (ja) | 半導体集積回路 | |
| JPH0529840A (ja) | 半導体集積回路装置 | |
| JPS63223577A (ja) | 半導体集積回路 | |
| JPH06109815A (ja) | 半導体集積回路 | |
| JPH04194677A (ja) | 半導体集積回路の閾値電圧測定方法 | |
| JPS58123474A (ja) | トランジスタしきい電圧測定回路 | |
| JPH04138387A (ja) | 半導体集積回路装置 | |
| JPS62171217A (ja) | シユミツトトリガ回路 |