JPS6020157A - Cmos集積回路装置 - Google Patents
Cmos集積回路装置Info
- Publication number
- JPS6020157A JPS6020157A JP58127657A JP12765783A JPS6020157A JP S6020157 A JPS6020157 A JP S6020157A JP 58127657 A JP58127657 A JP 58127657A JP 12765783 A JP12765783 A JP 12765783A JP S6020157 A JPS6020157 A JP S6020157A
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- JP
- Japan
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- circuit
- signal
- output
- state
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- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、CMOS (相補型金’FM絶縁物半導体
)集『回路装置に関するもので、例えば、マスタースラ
イス方式により形成されるゲートアレイとしてのCMO
S集積回路装置に有効な技術に関するものである。
)集『回路装置に関するもので、例えば、マスタースラ
イス方式により形成されるゲートアレイとしてのCMO
S集積回路装置に有効な技術に関するものである。
CMOS集積回路装置における測定項目の1つとして、
スタンバイ(リーク)電流の測定がある。
スタンバイ(リーク)電流の測定がある。
この場合、外部入力硝子をフローティング状態にして測
定を行うと、その中間レベルによってCMOS回路に貫
通電流が流れる。また、出力硝子から送出されるレベル
が不定であると測定用の外部負荷に電流を流すような動
作が行なわれることがある。これらの電流が流れること
によって、上記スタンバイ電流の精密な測定が不能とな
ってしまうという問題が生じる。
定を行うと、その中間レベルによってCMOS回路に貫
通電流が流れる。また、出力硝子から送出されるレベル
が不定であると測定用の外部負荷に電流を流すような動
作が行なわれることがある。これらの電流が流れること
によって、上記スタンバイ電流の精密な測定が不能とな
ってしまうという問題が生じる。
そこで、上記外部入力端子に特定の安定した信号(ハイ
レベル又はロウレベル)を供給するための抵抗素子等を
設けることが考えられる。しかし、この場合には、測定
用のボード(エージング基板)の部品点数が多(なると
ともに、測定ずべきCMO3Qi回路装置毎に専用のボ
ードを用意する必要があるので、その分価格が高くなっ
てしまうという欠点が生じる。
レベル又はロウレベル)を供給するための抵抗素子等を
設けることが考えられる。しかし、この場合には、測定
用のボード(エージング基板)の部品点数が多(なると
ともに、測定ずべきCMO3Qi回路装置毎に専用のボ
ードを用意する必要があるので、その分価格が高くなっ
てしまうという欠点が生じる。
また、CMO3集偵回路装置内に上述したような抵抗素
子と同じ向(をする抵抗を設けて、実質的に入力端子を
電源にクランプする方法も考えられる。しかしながら、
この場合には、入力端子のリーク電流を測定する際、設
けた上記抵抗素子のために、正確な電流を測定すること
がe:i Lいという欠点が生じる。
子と同じ向(をする抵抗を設けて、実質的に入力端子を
電源にクランプする方法も考えられる。しかしながら、
この場合には、入力端子のリーク電流を測定する際、設
けた上記抵抗素子のために、正確な電流を測定すること
がe:i Lいという欠点が生じる。
この発明の目的は、テスティングを簡便に行うことので
きるCMO3集積回路装置を提供することにある。
きるCMO3集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添41図面から明らかになるで
あろう。
この明細書の記述および添41図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、外部端子からの信号と外部コントロール端子
からの信号とを受ける論理ゲート回路と出力すべき内部
論理信号を受け外部コントロール端子からの信号に従っ
て出力状態が制御される3状態出力回路とを設げて、テ
スティング時に上記コントロー・ル信号を用いてその測
定項目に従った動作を行わせるようにするものである。
からの信号とを受ける論理ゲート回路と出力すべき内部
論理信号を受け外部コントロール端子からの信号に従っ
て出力状態が制御される3状態出力回路とを設げて、テ
スティング時に上記コントロー・ル信号を用いてその測
定項目に従った動作を行わせるようにするものである。
第1図には、この発明の一実施例のブロック図が示され
ている。同図においては、入力回路と、出力回路がそれ
ぞれ代表として示されている。また、内部論理ブロック
LOGが示されている。これらの各回路は、公知のCM
O31積回路技術によって、シリコンのような半導体基
板上において形成される。また、特に制限されないが、
これらの各回路は、公知のマスタースライス方式によっ
て回路機能が構成される。
ている。同図においては、入力回路と、出力回路がそれ
ぞれ代表として示されている。また、内部論理ブロック
LOGが示されている。これらの各回路は、公知のCM
O31積回路技術によって、シリコンのような半導体基
板上において形成される。また、特に制限されないが、
これらの各回路は、公知のマスタースライス方式によっ
て回路機能が構成される。
この実施例では、スタンバイ電流の測定等を容易にする
ため、外部端子P1には、入力回路としてのナンド(N
AND)ゲート回路Glと3状態出力回路B1を構成す
る回路素子が形成されている。この端子P1を図示のよ
うに入力信号INを供給する端子として用いる時には、
上記ナントゲート回路G1が接続される。また、上記同
様なナントゲート回路G2と3状態出力回路とが用意さ
れた外部端子P2を図示のように出力信号OU Tの送
出する端子として用いる時には、3状態出力回路B2が
接続される。このように、各外部端子に対しては、それ
ぞれ上記ナントゲート回路と3状態出力回路とが一対と
してそれぞれ用意され、回路機能に応じてそれぞれマス
タースライス方式により選択的に接続される。上記入力
回路として用いるナントゲート回路Gl、02等の他方
の入力は、共通化されて外部端子P3に導かれる。この
外部端子P3には、制御信号Eiが供給される。
ため、外部端子P1には、入力回路としてのナンド(N
AND)ゲート回路Glと3状態出力回路B1を構成す
る回路素子が形成されている。この端子P1を図示のよ
うに入力信号INを供給する端子として用いる時には、
上記ナントゲート回路G1が接続される。また、上記同
様なナントゲート回路G2と3状態出力回路とが用意さ
れた外部端子P2を図示のように出力信号OU Tの送
出する端子として用いる時には、3状態出力回路B2が
接続される。このように、各外部端子に対しては、それ
ぞれ上記ナントゲート回路と3状態出力回路とが一対と
してそれぞれ用意され、回路機能に応じてそれぞれマス
タースライス方式により選択的に接続される。上記入力
回路として用いるナントゲート回路Gl、02等の他方
の入力は、共通化されて外部端子P3に導かれる。この
外部端子P3には、制御信号Eiが供給される。
また、上記出力回路として用いる3状態出力回路B1.
B2等の制御端子は、共通化されて外部端子P4に導か
れる。この外部(?rcs子P4には、制御出力EOが
供給される。
B2等の制御端子は、共通化されて外部端子P4に導か
れる。この外部(?rcs子P4には、制御出力EOが
供給される。
第2図には、上記入力回路とし“この・)・ンドゲート
回路の一実施例の回路図が示されている。
回路の一実施例の回路図が示されている。
並列形態のpチャンネルMO3FETQI、Q2は、出
力端子と電源電圧VDDとの間に設けられる。また、直
列形態のx1チャンネルM OS F E TQ3.Q
4は、上記出力端子と回I15の接地電位点との間に設
けられる。そして、上記M OS F E TQlとQ
3のゲートが共通化されて外部端子P 1に接続される
。上記MO3FETQ2とQ4のゲートが共通化されi
(J:記外部輸子P3から供給される制御信号Eiが印
加される。
力端子と電源電圧VDDとの間に設けられる。また、直
列形態のx1チャンネルM OS F E TQ3.Q
4は、上記出力端子と回I15の接地電位点との間に設
けられる。そして、上記M OS F E TQlとQ
3のゲートが共通化されて外部端子P 1に接続される
。上記MO3FETQ2とQ4のゲートが共通化されi
(J:記外部輸子P3から供給される制御信号Eiが印
加される。
第3図には、上記出力回路としての3状態出力回路の一
実施「11の回路図が示されている。
実施「11の回路図が示されている。
電源電圧側出力M OS F E T Q 5は、pチ
中ンネルMO3FETにより構成される。接地電位側出
力MO3FETQ6は、11チャンネルMO3FETに
より措成される。これらのMO3FETQ5.Q6の共
通化されたドレインが外部i/Ia子P2に接続される
。そして、上記MO3FETQ5のゲートには、出力す
べき信号と上記外部端子P4から供給される制御信号E
oとを受けるナントゲート回路G3の出力信号が供給さ
れる。上記MOSFETQ6のゲートには、出力すべき
信号とインバータIVIによって反転された上記外部端
子P4から供給される制御信’;jEoとを受けるノア
ゲート回路G4の出力信号が供給される。
中ンネルMO3FETにより構成される。接地電位側出
力MO3FETQ6は、11チャンネルMO3FETに
より措成される。これらのMO3FETQ5.Q6の共
通化されたドレインが外部i/Ia子P2に接続される
。そして、上記MO3FETQ5のゲートには、出力す
べき信号と上記外部端子P4から供給される制御信号E
oとを受けるナントゲート回路G3の出力信号が供給さ
れる。上記MOSFETQ6のゲートには、出力すべき
信号とインバータIVIによって反転された上記外部端
子P4から供給される制御信’;jEoとを受けるノア
ゲート回路G4の出力信号が供給される。
この実施例rgJ路においては、そのスタンバイ電流の
測定において、上記外部端子P3(制御信号]Ei)を
ロウレベル(回路の接地電位)とし、外部端子P4(i
Il!J御信号Eo)をロウレベルとする。
測定において、上記外部端子P3(制御信号]Ei)を
ロウレベル(回路の接地電位)とし、外部端子P4(i
Il!J御信号Eo)をロウレベルとする。
上記tli!l ml信号Eiのロウレベルにより、第
2図のpチャンネルMO3FHTQ2はオン状態となり
、nチ中ンネルM OS F E T Q 4はオフ状
態となる。
2図のpチャンネルMO3FHTQ2はオン状態となり
、nチ中ンネルM OS F E T Q 4はオフ状
態となる。
したがって、クト部端子P1をフローティング状態とし
ても、上記pチャンネルMO3FETQ2のオン状態に
よフて形成されたハイレベルの信号が内部論理回路LO
Gに伝えられる。このため、上記入力回路としてのナン
トゲート回路G1及びその出力信−号・を受ける内部論
理回路LOGにおいてff1ffi電流が流れることは
ない。
ても、上記pチャンネルMO3FETQ2のオン状態に
よフて形成されたハイレベルの信号が内部論理回路LO
Gに伝えられる。このため、上記入力回路としてのナン
トゲート回路G1及びその出力信−号・を受ける内部論
理回路LOGにおいてff1ffi電流が流れることは
ない。
一方、制御信号E6のロウレベル(論理“0”)によっ
て、リーンドゲート回路G3の出力信号は、内部論理回
路LOGで形成された出力すべき信号に対して無関係に
ハイレベル(電FA電圧VDD)となる。これにより、
このナンドゲ−1・回路G3の出力信号を受ける出力M
OS F E T Q 5 &Jオフ状感になる。ま
た、・fンバーク■v1で反転された制御信号EOのハ
イ[/ベル(論理“1”)により、ノアゲート回路G4
の出力信号は、」二記出力すべき信号に対して無関係に
ロウシー、ルになる。これにより、このノアゲート回路
G4の出力信尾・を受ける出力MO3FETQ6はオフ
状5f5になる。したがって、外部端子P2は高インピ
ーダンス状態となる。これにより、外部端子P2に外イ
」番ノされる。負荷抵抗に対して上記出力M OS F
E ’rQ 5又はQ6から電流が流411.ること
はない。
て、リーンドゲート回路G3の出力信号は、内部論理回
路LOGで形成された出力すべき信号に対して無関係に
ハイレベル(電FA電圧VDD)となる。これにより、
このナンドゲ−1・回路G3の出力信号を受ける出力M
OS F E T Q 5 &Jオフ状感になる。ま
た、・fンバーク■v1で反転された制御信号EOのハ
イ[/ベル(論理“1”)により、ノアゲート回路G4
の出力信号は、」二記出力すべき信号に対して無関係に
ロウシー、ルになる。これにより、このノアゲート回路
G4の出力信尾・を受ける出力MO3FETQ6はオフ
状5f5になる。したがって、外部端子P2は高インピ
ーダンス状態となる。これにより、外部端子P2に外イ
」番ノされる。負荷抵抗に対して上記出力M OS F
E ’rQ 5又はQ6から電流が流411.ること
はない。
この状態にすることによって、図示しない電源供給端子
(VDD、GND)を通して流れるスタンバイ (リー
ク)電流を高精度に測定することができる。すなわち、
上記電源供給端子を通して流れる電流は、各素子におけ
るリーク電流に他ならないからである。
(VDD、GND)を通して流れるスタンバイ (リー
ク)電流を高精度に測定することができる。すなわち、
上記電源供給端子を通して流れる電流は、各素子におけ
るリーク電流に他ならないからである。
なお、通常の動作状態においては、上記外部端子P3.
P4をハイレベル(?1源電圧V DD )に固定して
用いる。これにより、入力回路は、その外部端子からの
信号INを内部論理回路LOGに伝え、出力回路は、内
部論理回v!IL OGで形成された出力すべき信号を
外部端子に伝える。
P4をハイレベル(?1源電圧V DD )に固定して
用いる。これにより、入力回路は、その外部端子からの
信号INを内部論理回路LOGに伝え、出力回路は、内
部論理回v!IL OGで形成された出力すべき信号を
外部端子に伝える。
(11制御端子を設けることによって、入力回路の出力
信号を安定した論理レベルに規定できるから入力回路及
び内部論理回路においてpチャンネル間O5FETとn
チャンネルMO3FETとを通して流れる貫通電流が発
生しない。また、出力回路゛は、ハイインピーダンス状
態となるから外部負荷を通して流れる電流が発生しない
。したがって、電源供給端子をimシて流れる電流は、
各回路素子におけるリーク電流のみとなるので、その精
度の高い測定を行うことができるという’JJ果が17
られる。
信号を安定した論理レベルに規定できるから入力回路及
び内部論理回路においてpチャンネル間O5FETとn
チャンネルMO3FETとを通して流れる貫通電流が発
生しない。また、出力回路゛は、ハイインピーダンス状
態となるから外部負荷を通して流れる電流が発生しない
。したがって、電源供給端子をimシて流れる電流は、
各回路素子におけるリーク電流のみとなるので、その精
度の高い測定を行うことができるという’JJ果が17
られる。
(2)制御端子を入力回路と出力回ドさとにそれぞれ共
通に設けることによって、極めて簡単にスタンバイ動作
の測定動作と通宝の動作とを切り換えることができる。
通に設けることによって、極めて簡単にスタンバイ動作
の測定動作と通宝の動作とを切り換えることができる。
(3)制御端子に切り換え信号を供給するものであるの
で、−1−、記プルダウン等の抵抗赤子が不用となり、
測定用ボードが凸極の異1.するC M OS集積回路
装置に対して共itD化できるため、その部品点数の削
減と相俟って測定用ボードの低価格化を図ることができ
るという効果が得られる。
で、−1−、記プルダウン等の抵抗赤子が不用となり、
測定用ボードが凸極の異1.するC M OS集積回路
装置に対して共itD化できるため、その部品点数の削
減と相俟って測定用ボードの低価格化を図ることができ
るという効果が得られる。
(41CM OS集積回路装置内に、入力端子をクラン
プするよ・)な抵抗素子が設りられていないノこめ、入
力端子のリーク電流をjTF、 6Nに測定するこ、−
ができるという効果が得られる。
プするよ・)な抵抗素子が設りられていないノこめ、入
力端子のリーク電流をjTF、 6Nに測定するこ、−
ができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明シー[上記ア1缶例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。例えば、入力回
路は、ノアゲート回路等信の論理ゲート回路を用いるも
のであってもよい。
体的に説明したが、この発明シー[上記ア1缶例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。例えば、入力回
路は、ノアゲート回路等信の論理ゲート回路を用いるも
のであってもよい。
また、1つの外部n1子に対して入出力機能を持たせる
場合には、その制御信号端子に対して、論理和回路を介
して上記測定用制御信号と入力又は出力の切り換え制御
出力とを入力するようにすれば良い。さらに、上記入力
回路の制御信号端子P3にパルス信号を供給することに
よって、内部CMO8回路の貫流エージングに利用する
ものであってもよい。
場合には、その制御信号端子に対して、論理和回路を介
して上記測定用制御信号と入力又は出力の切り換え制御
出力とを入力するようにすれば良い。さらに、上記入力
回路の制御信号端子P3にパルス信号を供給することに
よって、内部CMO8回路の貫流エージングに利用する
ものであってもよい。
この発明は、CM OS Lnl路で措成された半導体
東独回路装置に広く利用できるものである。
東独回路装置に広く利用できるものである。
第1図は、この発明の一実施(Fl+を示すプロ・2り
図、 第2図は、第1図における入力回路の一実施例を示す具
体的回路図、 v■S3図は、第1図にお&Jる出力回路の一実施例を
示す具体的回路図である。 Gl−〜G3・・ナントゲート回路、G4・・ノアゲー
ト回路、Bl、B2・・3状態出力回路、IVI・・イ
ンバータ
図、 第2図は、第1図における入力回路の一実施例を示す具
体的回路図、 v■S3図は、第1図にお&Jる出力回路の一実施例を
示す具体的回路図である。 Gl−〜G3・・ナントゲート回路、G4・・ノアゲー
ト回路、Bl、B2・・3状態出力回路、IVI・・イ
ンバータ
Claims (1)
- 【特許請求の範囲】 1、外部端子からの信号と外部コントロール端子からの
信号とを受ける論理ゲート回路と、出力すべき内部論理
信号を受け外部コント,ロール端子からの信号に従って
出力状態が制御される3状態出力回路と、上記論理ゲー
ト回路の信号を受けて所定の論理動作を行い、上記出力
すべき信号を形成する内部論理回路とを含むことを特徴
とするCMOS集積回路装置。 2、上記CMOS集積回路装置は、マスタースライス方
式により形成されるゲートアレイであることを特徴とす
る特許請求の範囲第1項記載のCMOS集積回路装置。 3、上記外部コントロール硝子は、上記論理ゲート回路
を制御する第1の硝子と、上記3状態出力 −回路を制
御する第2の端子とにより措成され、各論理ゲート回路
及び各3状態出力回路に対してそれぞれ共通に用いられ
るものであることを特徴とする特許請求の範l7Il第
1又は第2項記載のCMOS集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58127657A JPS6020157A (ja) | 1983-07-15 | 1983-07-15 | Cmos集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58127657A JPS6020157A (ja) | 1983-07-15 | 1983-07-15 | Cmos集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6020157A true JPS6020157A (ja) | 1985-02-01 |
Family
ID=14965501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58127657A Pending JPS6020157A (ja) | 1983-07-15 | 1983-07-15 | Cmos集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6020157A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6417517A (en) * | 1987-07-13 | 1989-01-20 | Nec Corp | Transient error detecting circuit for static cmos logic circuit |
JPH07106932A (ja) * | 1993-10-05 | 1995-04-21 | Nec Corp | バス出力回路 |
-
1983
- 1983-07-15 JP JP58127657A patent/JPS6020157A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6417517A (en) * | 1987-07-13 | 1989-01-20 | Nec Corp | Transient error detecting circuit for static cmos logic circuit |
JPH0712142B2 (ja) * | 1987-07-13 | 1995-02-08 | 日本電気株式会社 | スタティックcmos論理回路の過渡誤り検出回路 |
JPH07106932A (ja) * | 1993-10-05 | 1995-04-21 | Nec Corp | バス出力回路 |
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