JPS63110766A - テスト信号発生回路 - Google Patents
テスト信号発生回路Info
- Publication number
- JPS63110766A JPS63110766A JP61258935A JP25893586A JPS63110766A JP S63110766 A JPS63110766 A JP S63110766A JP 61258935 A JP61258935 A JP 61258935A JP 25893586 A JP25893586 A JP 25893586A JP S63110766 A JPS63110766 A JP S63110766A
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- Japan
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- transistor
- type
- test
- circuit
- test signal
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- Pending
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- 238000012360 testing method Methods 0.000 claims abstract description 46
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩのテスＩ・信号発生回路に関し、特に通
常時、テスト時とも電源電流の消費の少ないＣＭ ＯＳ
型ＬＳＩのテスト信号発生回路に関する。
常時、テスト時とも電源電流の消費の少ないＣＭ ＯＳ
型ＬＳＩのテスト信号発生回路に関する。
従来、この種のＣＭ’Ｏ８型ＬＳＩのテスト信号発生回
路は、第４図の回路図に示すような構造となっていた。
路は、第４図の回路図に示すような構造となっていた。
このテスト信号発生回路は、入力端子ＩＮに通常使用時
にはグランド（接地）レベルから電源電圧レベルまでの
間のいずれかの電位が与えられ、テスト時にはグランド
レベルより十分低い電位が与えられている。通常使用時
はＰ型エンハンスメントトランジスタＱ、のゲー１−の
電位は、グランドレベルから電源電圧レベルの間にあり
５このＩ・ランジスタＱ１はスレッショルド電圧の絶対
値を十分大きく設定しであるため、非導通状態にある。
にはグランド（接地）レベルから電源電圧レベルまでの
間のいずれかの電位が与えられ、テスト時にはグランド
レベルより十分低い電位が与えられている。通常使用時
はＰ型エンハンスメントトランジスタＱ、のゲー１−の
電位は、グランドレベルから電源電圧レベルの間にあり
５このＩ・ランジスタＱ１はスレッショルド電圧の絶対
値を十分大きく設定しであるため、非導通状態にある。
一方、Ｎ型エンハンスメントトランジスタＱ５は、ゲー
１〜が電源電圧レベルに保たれているため、常に導通状
態にある。したがって、テスト信号Ｔが常にグランドレ
ベルにあり、有効とはならない。なお、入力端子ＩＮに
はバッファ１０も設けられ、内部回路と接続されている
。
１〜が電源電圧レベルに保たれているため、常に導通状
態にある。したがって、テスト信号Ｔが常にグランドレ
ベルにあり、有効とはならない。なお、入力端子ＩＮに
はバッファ１０も設けられ、内部回路と接続されている
。
一方、ナス１〜時は、Ｐ型エンハンスメトトランジスタ
Ｑ１のゲーＩ・にグランドレベルより十分低い電位を与
えてこのトランジスタＱ＋を導通状態にさせる。この時
、Ｎ型エンハンスメントトランジスタＱ５も導通状態に
あるが、Ｎ型エンハンスメントトランジスタＱ５の相互
コンダクタンスを小さく設定しであるため、テスト信号
Ｔは電源電圧レベルとなり、すなわちテスト信号Ｔは有
効となる。
Ｑ１のゲーＩ・にグランドレベルより十分低い電位を与
えてこのトランジスタＱ＋を導通状態にさせる。この時
、Ｎ型エンハンスメントトランジスタＱ５も導通状態に
あるが、Ｎ型エンハンスメントトランジスタＱ５の相互
コンダクタンスを小さく設定しであるため、テスト信号
Ｔは電源電圧レベルとなり、すなわちテスト信号Ｔは有
効となる。
上述した従来のＣＭＯ３型Ｏ３Ｉのテスト信号発生回路
は、テスト信号発生時にＰ型、Ｎ型両方の１−ランジス
タがＯＮするために、テスト信号発生回路内に、電源か
らグランドへの電流経路が生じて電流が流れる。従って
ＬＳＩ動作動作電流時定時この電流も加わるため、ＣＭ
Ｏ３型■、ＳＩの動作電流訓電の精度が悪くなるという
欠点がある。
は、テスト信号発生時にＰ型、Ｎ型両方の１−ランジス
タがＯＮするために、テスト信号発生回路内に、電源か
らグランドへの電流経路が生じて電流が流れる。従って
ＬＳＩ動作動作電流時定時この電流も加わるため、ＣＭ
Ｏ３型■、ＳＩの動作電流訓電の精度が悪くなるという
欠点がある。
本発明の目的は、このような問題を解決し、通常使用時
、テスト時とも回路内に電源からグランドへの電流経路
を生じないようにし、動作電流の測定精度を高めたテス
ト信号発生回路を提供することにある。
、テスト時とも回路内に電源からグランドへの電流経路
を生じないようにし、動作電流の測定精度を高めたテス
ト信号発生回路を提供することにある。
本発明の構成は、入力端子にゲートを接続し出力端子に
ドレインを接続しソースを電源電圧と接続した第１導電
型の第１のトランジスタと、前記入力端子および前記出
力端子にゲートおよびドレインを各々共通接続しソース
を接地した第２導電型の第２のトランジスタとを備え、
前記出力端子からの信号をテスト信号としてテストずべ
き内部回路に供給するテスト信号発生回路において、前
記第１のトランジスタのスレッショルド電圧の絶対値が
前記内部回路内の他の同型トランジスタに比べて充分大
きいことと、前記第１のトランジスタがエンハンスメン
ト型あるいはデプレッション型であり、前記第２のトラ
ンジスタがデプレッション型あるいはエンハンスメント
型であること念特徴とする。
ドレインを接続しソースを電源電圧と接続した第１導電
型の第１のトランジスタと、前記入力端子および前記出
力端子にゲートおよびドレインを各々共通接続しソース
を接地した第２導電型の第２のトランジスタとを備え、
前記出力端子からの信号をテスト信号としてテストずべ
き内部回路に供給するテスト信号発生回路において、前
記第１のトランジスタのスレッショルド電圧の絶対値が
前記内部回路内の他の同型トランジスタに比べて充分大
きいことと、前記第１のトランジスタがエンハンスメン
ト型あるいはデプレッション型であり、前記第２のトラ
ンジスタがデプレッション型あるいはエンハンスメント
型であること念特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図であり、テスＩ
・信号Ｔは電源電圧レベルの時を能動状態とし、テスト
状態を示しテスト信号Ｔはグランドレベルの時にテスト
状態を示すものとする。
・信号Ｔは電源電圧レベルの時を能動状態とし、テスト
状態を示しテスト信号Ｔはグランドレベルの時にテスト
状態を示すものとする。
本実施例は、第１のトランジスタとしてＰ型エンハンス
メン１〜トランジスタＱ＋と、第２のトランジスタとし
てＮ型デプレッショントランジスタＱ２と、バッファ１
０とから構成される。
メン１〜トランジスタＱ＋と、第２のトランジスタとし
てＮ型デプレッショントランジスタＱ２と、バッファ１
０とから構成される。
通常使用時には、入力端子ＩＮはグランドレベルと電源
電圧（Ｖｏｏ）レベルの間のいずれかの電位となるが、
この場合、スレッショルド電圧の絶対値の大きいＰ型エ
ンハンスメンｌ−１−ランジスタＱ＋は常に非導通状態
にあり、また、Ｎ型ディプレッショントランジスタＱ２
は常に導通状態にある。このためテスト信号Ｔは常にグ
ランドレベルにあり、テスト信号Ｔは有効にはならない
。この状態では、スレッショルド電圧の絶対値の大きい
Ｐ型エンハンスメン１−トランジスタＱ１は非導通状態
なので、テスト信号発生回路内に電源からグランドへの
電流経路は存在せず、電源電流の消費はない。
電圧（Ｖｏｏ）レベルの間のいずれかの電位となるが、
この場合、スレッショルド電圧の絶対値の大きいＰ型エ
ンハンスメンｌ−１−ランジスタＱ＋は常に非導通状態
にあり、また、Ｎ型ディプレッショントランジスタＱ２
は常に導通状態にある。このためテスト信号Ｔは常にグ
ランドレベルにあり、テスト信号Ｔは有効にはならない
。この状態では、スレッショルド電圧の絶対値の大きい
Ｐ型エンハンスメン１−トランジスタＱ１は非導通状態
なので、テスト信号発生回路内に電源からグランドへの
電流経路は存在せず、電源電流の消費はない。
一方、テスト時には、入力端子ＩＮにスレッショルド電
圧の絶対値の大きいＰ型エンハンスメン１−トランジス
タＱ１を導通状態にし、かつＮ型ディプレッション１−
ランジスタＱ２を非導通状態にするようなグランＩ・レ
ベルより十分低い電位を与える。この場合、テスト信号
Ｔは電源電圧レベルとなり、能動状態となる。この状態
では、Ｎ型ディプレッショントランジスタＱ２は非導通
状態なので、テスト信号発生回路内に電源からグランド
への電流経路は存在せず、電源電流の消費はない。
圧の絶対値の大きいＰ型エンハンスメン１−トランジス
タＱ１を導通状態にし、かつＮ型ディプレッション１−
ランジスタＱ２を非導通状態にするようなグランＩ・レ
ベルより十分低い電位を与える。この場合、テスト信号
Ｔは電源電圧レベルとなり、能動状態となる。この状態
では、Ｎ型ディプレッショントランジスタＱ２は非導通
状態なので、テスト信号発生回路内に電源からグランド
への電流経路は存在せず、電源電流の消費はない。
第２図は本発明の第２の実施例の回路図で、第１の実施
例の第１．第２のトランジスタＱ＋。
例の第１．第２のトランジスタＱ＋。
Ｑ２の代りに、Ｐ型ディプレッショントランジスタＱ、
と、スレッショルド電圧の絶対値の大きなＮ型エンハン
スメントトランジスタＱ４とを組み合わせた実施例であ
る。この場合は、出力端子にはテスト出力信号下が出力
されるが、回路内に電流経路を生じないようにした回路
を実現できることは明らかである。
と、スレッショルド電圧の絶対値の大きなＮ型エンハン
スメントトランジスタＱ４とを組み合わせた実施例であ
る。この場合は、出力端子にはテスト出力信号下が出力
されるが、回路内に電流経路を生じないようにした回路
を実現できることは明らかである。
第３図は本発明の第３の実施例の回路図で、第１図のテ
スト信号発生回路で発生されるテスト信号をリセット信
号を用いてラッチ回路１１によりラッチする様にしたも
のである。リセット信号Ｒが電源電圧レベルの時、入力
データを取込み、リセット信号Ｒがグランドレベルにな
ると取込まれたデータを保持するためのもので、ラッチ
回路１１の出力がテスト信号Ｔとなる。
スト信号発生回路で発生されるテスト信号をリセット信
号を用いてラッチ回路１１によりラッチする様にしたも
のである。リセット信号Ｒが電源電圧レベルの時、入力
データを取込み、リセット信号Ｒがグランドレベルにな
ると取込まれたデータを保持するためのもので、ラッチ
回路１１の出力がテスト信号Ｔとなる。
第１図の回路では、テストしたいＬＳＩを−１テスト状
態に設定しても、テスト信号発生回路の入力端子ＩＮを
グランドレベルに近い電位にすると、Ｎをディプレッシ
ョン）・ランジスタＱ２が導通し、スレッショルド電圧
の絶対値の大きいＰ型エンハンスメント１〜ランジスタ
Ｑ１が非導通となり、テスト信号Ｔはグランドレベルに
なるため、テス）・信号Ｔは非能動状態となり、テスト
信号発生回路の入力端子をテストできないという問題が
ある。
態に設定しても、テスト信号発生回路の入力端子ＩＮを
グランドレベルに近い電位にすると、Ｎをディプレッシ
ョン）・ランジスタＱ２が導通し、スレッショルド電圧
の絶対値の大きいＰ型エンハンスメント１〜ランジスタ
Ｑ１が非導通となり、テスト信号Ｔはグランドレベルに
なるため、テス）・信号Ｔは非能動状態となり、テスト
信号発生回路の入力端子をテストできないという問題が
ある。
通常のＬＳＩは、電源電圧印加後リセット信号が与えら
れて初期化された後にテストされるが、第３図の実施例
では、ＬＳＩをデス１−状態にする場合、リセット信号
Ｒを電源電圧レベルにしておき、テスト信号発生回路の
入力端子に、スレッショルド電圧の絶対値の大きいＰ型
エンハンスメン１−トランジスタＱ＋を導通状態にし、
かつＮ型ディプレッショントランジスタＱ２を非導通状
態にするようなグランドレベルより十分低い電圧を印加
して、デスｌ−状態を示すデータを、ラッチ回路１１に
入力する。その後、リセット信号Ｒをグランドレベルに
下げると、テスト状態を示すデータがラッチ回路１１に
保持される。リセット信号Ｒをグランドレベルに下げた
後、テスト信号発生回路の入力端子ＩＮを、通常使用時
の電位に設定しても、ラッチ回路１１の出力であるテス
ト信号Ｔは能動状態を保持している。この様に、第３図
では、テスト信号発生回路の入力端子ＩＮ及び入力のバ
ッファ１０もテスト可能となる利点がある。
れて初期化された後にテストされるが、第３図の実施例
では、ＬＳＩをデス１−状態にする場合、リセット信号
Ｒを電源電圧レベルにしておき、テスト信号発生回路の
入力端子に、スレッショルド電圧の絶対値の大きいＰ型
エンハンスメン１−トランジスタＱ＋を導通状態にし、
かつＮ型ディプレッショントランジスタＱ２を非導通状
態にするようなグランドレベルより十分低い電圧を印加
して、デスｌ−状態を示すデータを、ラッチ回路１１に
入力する。その後、リセット信号Ｒをグランドレベルに
下げると、テスト状態を示すデータがラッチ回路１１に
保持される。リセット信号Ｒをグランドレベルに下げた
後、テスト信号発生回路の入力端子ＩＮを、通常使用時
の電位に設定しても、ラッチ回路１１の出力であるテス
ト信号Ｔは能動状態を保持している。この様に、第３図
では、テスト信号発生回路の入力端子ＩＮ及び入力のバ
ッファ１０もテスト可能となる利点がある。
以上説明したように本発明は、テスト信号発生回路内の
電源からグランドへの電源経路をなくすことにより、Ｃ
ＭＯ８型半導体集積回路の動作電流の正確な測定ができ
る効果がある。
電源からグランドへの電源経路をなくすことにより、Ｃ
ＭＯ８型半導体集積回路の動作電流の正確な測定ができ
る効果がある。
第１図、第２図は本発明の第１．第２の実施例の回路図
、第３図は第１の実施例にリセット信号３組み合せた場
合の回路図、第４図は従来のテスト信号発生回路の一例
の回路図である。 Ｑｌ・・・スレッショルド電圧の絶対値の大きなＰ型エ
ンハンスメントトランジスタ、Ｑ２・・・Ｎ型ディプレ
ッショントランジスタ、Ｑ３・・・Ｐ型ディプレッショ
ン＋−ランジスタ、Ｑ４・・・スレッショルド電圧の絶
対値の大きなＮ型エンハンスメンＩ−トランジスタ、Ｑ
５・・・相互コンダクタンスの小さなＮ型エンハンスメ
ントトランジスタ、Ｔ、Ｔ・・・テスＩ〜信号、Ｒ・・
・リセット信号、ＩＮ・・・入力端子、ｖＤＤ・・・電
源電圧、１０・・・バッファ、１１・・・ラッチ回路。 躬３図 第２図 第４図
、第３図は第１の実施例にリセット信号３組み合せた場
合の回路図、第４図は従来のテスト信号発生回路の一例
の回路図である。 Ｑｌ・・・スレッショルド電圧の絶対値の大きなＰ型エ
ンハンスメントトランジスタ、Ｑ２・・・Ｎ型ディプレ
ッショントランジスタ、Ｑ３・・・Ｐ型ディプレッショ
ン＋−ランジスタ、Ｑ４・・・スレッショルド電圧の絶
対値の大きなＮ型エンハンスメンＩ−トランジスタ、Ｑ
５・・・相互コンダクタンスの小さなＮ型エンハンスメ
ントトランジスタ、Ｔ、Ｔ・・・テスＩ〜信号、Ｒ・・
・リセット信号、ＩＮ・・・入力端子、ｖＤＤ・・・電
源電圧、１０・・・バッファ、１１・・・ラッチ回路。 躬３図 第２図 第４図
Claims (1)
- 入力端子にゲートを接続し出力端子にドレインを接続
しソースを電源電圧と接続した第１導電型の第１のトラ
ンジスタと、前記入力端子および前記出力端子にゲート
およびドレインを各々共通接続しソースを接地した第２
導電型の第２のトランジスタとを備え、前記出力端子か
らの信号をテスト信号としてテストすべき内部回路に供
給するテスト信号発生回路において、前記第１のトラン
ジスタのスレッショルド電圧の絶対値が前記内部回路内
の他の同型トランジスタに比べて充分大きいことと、前
記第１のトランジスタがエンハンスメント型あるいはデ
プレッション型であり、前記第２のトランジスタがデプ
レッション型あるいはエンハンスメント型であることを
特徴とするテスト信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258935A JPS63110766A (ja) | 1986-10-29 | 1986-10-29 | テスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258935A JPS63110766A (ja) | 1986-10-29 | 1986-10-29 | テスト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63110766A true JPS63110766A (ja) | 1988-05-16 |
Family
ID=17327087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258935A Pending JPS63110766A (ja) | 1986-10-29 | 1986-10-29 | テスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63110766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195478A (en) * | 1990-09-27 | 1993-03-23 | Aisin Seiki Kabushiki Kaisha | Piston for an internal combustion engine |
| KR100732762B1 (ko) | 2005-10-26 | 2007-06-27 | 주식회사 하이닉스반도체 | 리세스게이트를 갖는 반도체소자의 테스트패턴 및 그제조방법 |
-
1986
- 1986-10-29 JP JP61258935A patent/JPS63110766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195478A (en) * | 1990-09-27 | 1993-03-23 | Aisin Seiki Kabushiki Kaisha | Piston for an internal combustion engine |
| KR100732762B1 (ko) | 2005-10-26 | 2007-06-27 | 주식회사 하이닉스반도체 | 리세스게이트를 갖는 반도체소자의 테스트패턴 및 그제조방법 |
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