JPS62280666A - 電界効果型トランジスタ回路 - Google Patents
電界効果型トランジスタ回路Info
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- JPS62280666A JPS62280666A JP61124475A JP12447586A JPS62280666A JP S62280666 A JPS62280666 A JP S62280666A JP 61124475 A JP61124475 A JP 61124475A JP 12447586 A JP12447586 A JP 12447586A JP S62280666 A JPS62280666 A JP S62280666A
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- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
電界効果型トランジスタを用いて構成した論理回路にお
いて、論理回路ブロック単位或いは単位論理回路毎に電
圧クランプ手段を設けてＦＥＴを用いた論理回路のＶ／
Ｉテストを可能にする。
いて、論理回路ブロック単位或いは単位論理回路毎に電
圧クランプ手段を設けてＦＥＴを用いた論理回路のＶ／
Ｉテストを可能にする。
本発明は、ＦＥＴを用いて構成した論理回路に関し、特
にこのような論理回路におけるＶ／Ｅテストを可能にす
る。
にこのような論理回路におけるＶ／Ｅテストを可能にす
る。
近年、論理回路にＦＥＴが多用されているが、ＦＥＴを
用いた回路にあっては給電電圧の如何に拘らず、比較的
大きなリーク電流が流れるため、Ｖ／Ｉテスト（微小電
圧を論理回路或いは論理回路を実装したボードに供給し
て、電源端子間の短絡９回路の短絡、異常等を検出する
テスト）を行なうことが難しい。
用いた回路にあっては給電電圧の如何に拘らず、比較的
大きなリーク電流が流れるため、Ｖ／Ｉテスト（微小電
圧を論理回路或いは論理回路を実装したボードに供給し
て、電源端子間の短絡９回路の短絡、異常等を検出する
テスト）を行なうことが難しい。
この傾向は、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ、デプレッシ
ョン型、或いはエンハンスメント型等のＦＥＴの種類に
関係なく存在する。Ｖ／Ｉテストを行なうには、一般に
は、電源間に０．５ｖ程度の電圧を印加して回路の状態
を検出することが行なわれるが、この程度の電圧であっ
てもリーク電流或いはＦＥＴの特性による電流によって
比較的大きな電流が流れてしまう。この傾向は、デプレ
ッション型ＦＥＴで構成された論理回路において顕著で
あると共に、使用している素子のばらつきによって電流
値が一定しない。
ョン型、或いはエンハンスメント型等のＦＥＴの種類に
関係なく存在する。Ｖ／Ｉテストを行なうには、一般に
は、電源間に０．５ｖ程度の電圧を印加して回路の状態
を検出することが行なわれるが、この程度の電圧であっ
てもリーク電流或いはＦＥＴの特性による電流によって
比較的大きな電流が流れてしまう。この傾向は、デプレ
ッション型ＦＥＴで構成された論理回路において顕著で
あると共に、使用している素子のばらつきによって電流
値が一定しない。
それに対して、バイポーラ型の論理回路では微小電圧印
加時に殆どリーク電流が流れないので■／Ｉテストが行
なえる。
加時に殆どリーク電流が流れないので■／Ｉテストが行
なえる。
ＦＥＴ論理回路とバイポーラ型の論理回路を同一ボード
上で混在使用する場合、ＦＥＴ論理回路のＶ／Ｉテスト
を行なえないため、同一ボード上のバイポーラ型の論理
回路もＶ／Ｉテストを行なえないケースがある。
上で混在使用する場合、ＦＥＴ論理回路のＶ／Ｉテスト
を行なえないため、同一ボード上のバイポーラ型の論理
回路もＶ／Ｉテストを行なえないケースがある。
そのために、微小電圧の印加によるＶ／Ｉテストの可能
な論理回路装置の提供が要望されている。
な論理回路装置の提供が要望されている。
ＦＥＴを用いた論理回路単体、ＬＳＩ単体或いは論理回
路を実装したボード等に微小電圧を印加して電源間のシ
ョート或いはこれに起因する素子の破損を検出し、更に
ボードの焼損等を事前に阻止することは不可能であった
。特に素子の集積度の増大、ボードの実装密度の増大等
により、流れる電流が大きくなり、本来流れるべき電流
レベルかショート電流かの判別がつけにく（なるため、
電源端子間に電圧を印加して測定、検査を行なうことが
難しい現状にある。第８図（Ｃ）は一般的なＦＥＴの端
子構成を示すものであって、このＦＥＴの静特性が第８
図（ａ）乃至（′ｂ）に示される。なお、図中（ａ）は
、デプレッション型のＦＥＴの静特性、（ｂ）は、エン
ハンスメント型のＦＥＴの静特性を夫々示す。ＦＥＴの
ゲート・ソース間の電圧及び闇値電圧をそれぞれＶＧＳ
、ＶｔｈとしたときＶｃｓ≦Ｖｔｈの場合のこれらの特
性における部分拡大図である第８図（ｄｌに示されるよ
うに、一般に、小さなＶＤＳの値に対して比較的大きな
ＩＤｓが流れる。又、微小電圧印加時、デプレッション
型ＦＥＴではＶＧＳ＞Ｖｔｈとなるため、さらに大きな
電流が流れる。従って、非常に素子数の多い集積回路等
にあっては、ＩＤＳの合計値は極端に大きなものとなる
。なお、第９図に示すように、ＭＥＳＦＥＴのショット
キー接合特性は、ＶＧＳ＜０．５ Ｖ程度の区間におい
てＯ〜１０μ八程度のへさな値となる。又、逆電圧方向
も、逆電圧ＶＲよりも十分に小さい点では、同様に電流
は小さい。
路を実装したボード等に微小電圧を印加して電源間のシ
ョート或いはこれに起因する素子の破損を検出し、更に
ボードの焼損等を事前に阻止することは不可能であった
。特に素子の集積度の増大、ボードの実装密度の増大等
により、流れる電流が大きくなり、本来流れるべき電流
レベルかショート電流かの判別がつけにく（なるため、
電源端子間に電圧を印加して測定、検査を行なうことが
難しい現状にある。第８図（Ｃ）は一般的なＦＥＴの端
子構成を示すものであって、このＦＥＴの静特性が第８
図（ａ）乃至（′ｂ）に示される。なお、図中（ａ）は
、デプレッション型のＦＥＴの静特性、（ｂ）は、エン
ハンスメント型のＦＥＴの静特性を夫々示す。ＦＥＴの
ゲート・ソース間の電圧及び闇値電圧をそれぞれＶＧＳ
、ＶｔｈとしたときＶｃｓ≦Ｖｔｈの場合のこれらの特
性における部分拡大図である第８図（ｄｌに示されるよ
うに、一般に、小さなＶＤＳの値に対して比較的大きな
ＩＤｓが流れる。又、微小電圧印加時、デプレッション
型ＦＥＴではＶＧＳ＞Ｖｔｈとなるため、さらに大きな
電流が流れる。従って、非常に素子数の多い集積回路等
にあっては、ＩＤＳの合計値は極端に大きなものとなる
。なお、第９図に示すように、ＭＥＳＦＥＴのショット
キー接合特性は、ＶＧＳ＜０．５ Ｖ程度の区間におい
てＯ〜１０μ八程度のへさな値となる。又、逆電圧方向
も、逆電圧ＶＲよりも十分に小さい点では、同様に電流
は小さい。
第１０図（ａｌは、デプレッション型ＦＥＴを負荷（電
流源）とする従来の単位論理回路（ＤＣＦＬ回路）の例
であり、また、第１０図（ｂｌは、デプレッション型Ｆ
ＥＴを用いて構成したバッファ回路を備える単位論理回
路（Ｂ Ｆ Ｌ回路）の例である。
流源）とする従来の単位論理回路（ＤＣＦＬ回路）の例
であり、また、第１０図（ｂｌは、デプレッション型Ｆ
ＥＴを用いて構成したバッファ回路を備える単位論理回
路（Ｂ Ｆ Ｌ回路）の例である。
なお、図中破線で囲んだＦＥＴは負荷（電流源）として
機能するもので、固定抵抗器或いはその他のインピーダ
ンス回路に置換することが可能である。
機能するもので、固定抵抗器或いはその他のインピーダ
ンス回路に置換することが可能である。
〔発明が解決しようとする問題点〕
この従来方式では電源端子間にＦＥＴが直列接続される
のみであるので、上述したＦＥＴの特性から明らかな如
く、微小電圧を印加したにも拘らず大きな電流が流れる
。又、ＦＥＴの場合、ドレイン側からみた特性とリース
側からみた特性に対称性があるから印加電圧の極性に関
係なく大きな電流が流れる。従って微小電圧印加方向に
関係なく■／Ｉテストを行なうことが困難であった。
のみであるので、上述したＦＥＴの特性から明らかな如
く、微小電圧を印加したにも拘らず大きな電流が流れる
。又、ＦＥＴの場合、ドレイン側からみた特性とリース
側からみた特性に対称性があるから印加電圧の極性に関
係なく大きな電流が流れる。従って微小電圧印加方向に
関係なく■／Ｉテストを行なうことが困難であった。
本発明はこのような点に鑑みて創作されたもので、ＦＥ
Ｔ論理回路のＶ／Ｉテストの可能な電界効果型トランジ
スタ回路を堤供することを目的としている。
Ｔ論理回路のＶ／Ｉテストの可能な電界効果型トランジ
スタ回路を堤供することを目的としている。
第１図は、本発明の電界効果型トランジスタ回路の原理
図を示す。図において、１はクランプ手段として作用す
るダイオードであって、２は複数のＦＥＴより成る論理
回路である。ダイオード１は電源ＶＤＤとＦＥＴより成
る論理回路２との間に直列接続されて成る。
図を示す。図において、１はクランプ手段として作用す
るダイオードであって、２は複数のＦＥＴより成る論理
回路である。ダイオード１は電源ＶＤＤとＦＥＴより成
る論理回路２との間に直列接続されて成る。
ダイオード１を含む論理回路が正常な場合は、ダイオー
ド１により定まる凡そ０．５■の電圧に至る迄、電源Ｖ
ＤＤより電流が殆ど流れない。従ってダイオード１を含
めて論理回路のＶ／Ｉテストが行なえる。
ド１により定まる凡そ０．５■の電圧に至る迄、電源Ｖ
ＤＤより電流が殆ど流れない。従ってダイオード１を含
めて論理回路のＶ／Ｉテストが行なえる。
第２図は本発明の１つの実施例であって、幾つかの単位
論理回路を纏めた論理回路３．４毎にダイオード１が電
源との間に挿入されて成る。従って、第１図に示すもの
に比してダイオードを単位論理回路グループ毎に配置す
るので、小さいダイオードで良く、論理回路内レイアウ
ト時、より自由度を持た。せることができる。第３図は
デプレッション型ＦＥＴで構成した他の実施例の回路図
であって、ダイオード１を介して電源が供給される単位
論理回路５，６と電源ｖＤＤの電圧が直接供給されるバ
ッファ回路７．８とが示される。即ち、微小電圧が供給
されても大きな電流が流れる回路に電圧クランプ手段と
してダイオードを挿入し、それ以外の回路には、バッフ
ァ回路内にダイオードを有しているため電源電圧を直接
供給してより確度の高いＶ／Ｉテストを可能にしている
。第４図（ａ）は、クランプ手段としてダイオード１．
１゜及び電流源としてＦＥＴ回路９を備えた本発明の他
の実施例の単位論理回路図である。また、第４図（ｂ）
は、デプレッション型ＦＥＴを用いて構成した論理回路
であって、電流源としてＦＥＴ回路１０を備えて成る。
論理回路を纏めた論理回路３．４毎にダイオード１が電
源との間に挿入されて成る。従って、第１図に示すもの
に比してダイオードを単位論理回路グループ毎に配置す
るので、小さいダイオードで良く、論理回路内レイアウ
ト時、より自由度を持た。せることができる。第３図は
デプレッション型ＦＥＴで構成した他の実施例の回路図
であって、ダイオード１を介して電源が供給される単位
論理回路５，６と電源ｖＤＤの電圧が直接供給されるバ
ッファ回路７．８とが示される。即ち、微小電圧が供給
されても大きな電流が流れる回路に電圧クランプ手段と
してダイオードを挿入し、それ以外の回路には、バッフ
ァ回路内にダイオードを有しているため電源電圧を直接
供給してより確度の高いＶ／Ｉテストを可能にしている
。第４図（ａ）は、クランプ手段としてダイオード１．
１゜及び電流源としてＦＥＴ回路９を備えた本発明の他
の実施例の単位論理回路図である。また、第４図（ｂ）
は、デプレッション型ＦＥＴを用いて構成した論理回路
であって、電流源としてＦＥＴ回路１０を備えて成る。
このＦＥＴ回路９．１０の挿入により、第５図（ａｌ、
（ｂ）に示すようなシャープなりランプ特性が得られ
又、低振幅化、出力波形立上がり側劣化の防止ができる
が、ＦＥＴ回路９．１０に流す電流は、回路の消費電力
等を考慮して定める。なお、前述のようにＦＥＴ９，１
０に代えて各種のインピーダンス素子を用いることがで
きる。また、第４図（ａｌ、 （ｂ）に示すようにクラ
ンプ回路を構成することによって、論理振幅を小さくし
て高速化を達成できる。更に、ＭＥ Ｓ Ｆ ＥＴ論理
回路においては、出力が高レベルのときの次段ゲート１
２へ流れる電流を減少させ低消費電力化が図れ−る。こ
れはバッファ回路８．１２へ流れる電流ｌ５ＧＳＨを０
とし、次段ゲート１４へ流れる１０ＵＴＨを小さくでき
るからである。
（ｂ）に示すようなシャープなりランプ特性が得られ
又、低振幅化、出力波形立上がり側劣化の防止ができる
が、ＦＥＴ回路９．１０に流す電流は、回路の消費電力
等を考慮して定める。なお、前述のようにＦＥＴ９，１
０に代えて各種のインピーダンス素子を用いることがで
きる。また、第４図（ａｌ、 （ｂ）に示すようにクラ
ンプ回路を構成することによって、論理振幅を小さくし
て高速化を達成できる。更に、ＭＥ Ｓ Ｆ ＥＴ論理
回路においては、出力が高レベルのときの次段ゲート１
２へ流れる電流を減少させ低消費電力化が図れ−る。こ
れはバッファ回路８．１２へ流れる電流ｌ５ＧＳＨを０
とし、次段ゲート１４へ流れる１０ＵＴＨを小さくでき
るからである。
第６図はＣＤＦＬ回路として知られる論理回路に本発明
を通用した例示であって、クランプ回路としてダイオー
ド１とＦＥＴＩＩとを備えて成る。
を通用した例示であって、クランプ回路としてダイオー
ド１とＦＥＴＩＩとを備えて成る。
また、第７図は、本発明を５ＣＦＬ回路として知られる
論理回路に通用した例示であって、何れの回路において
もＶ／Ｉテストが可能となる。即ち、本発明は論理回路
の入力数、電源電圧の印加方法。
論理回路に通用した例示であって、何れの回路において
もＶ／Ｉテストが可能となる。即ち、本発明は論理回路
の入力数、電源電圧の印加方法。
論理回路素子の種類及び論理回路の種類に拘らずＦＥＴ
論理回路のＶ／Ｉテストを可能とするものである。なお
、本発明は、微小電圧の印加方向及び印加電圧（０，５
Ｖ）を規定したものではない。
論理回路のＶ／Ｉテストを可能とするものである。なお
、本発明は、微小電圧の印加方向及び印加電圧（０，５
Ｖ）を規定したものではない。
以上述べてきたように本発明によって、ＦＥＴ論理回路
のＶ／Ｉテストが可能となる。
のＶ／Ｉテストが可能となる。
第１図は本発明の原理図、
第２図は本発明の１つの実施例の回路図、第３図は本発
明の他の実施例の回路図、第４図（ａｌ及び（ｂｌは本
発明の他の実施例の回路図、第５図（ａ） 、 ［ｂ）
はクランプ回路の特性図、第６図は本発明の他の実施例
の回路図、第７図は本発明の他の実施例の回路図、第８
図（ａ）〜（ｂｌは各種ＦＥＴの静特性のグラフ、第８
図（Ｃ）はＦＥＴの端子説明図、 第８図（ｄｌはＦＥＴの静特性の部分拡大図、第９図は
ＭＥ、５ＦＥＴのショットキー接合特性図、第１０図（
ａ）及び（ｂｌは従来例の回路図である。 第１図乃至第７図において、 １はダイオード、 ２．３．４は論理回路、 ５．６は単位論理回路、 ７．８はバッファ回路である。 ＄乾日月の原理図 第１図 漆碕日月の１つの実方邑４多鋤口３斧図第２図 ５ ｌ 旦 旦 本発明の他の実施例の回路図 １！３ 図 ！４図 クランプ特性図 第５図 各種ＦＥＴの静特性 Ｖｏ（ 第８図 ＭＥＳＦＥＴのショア１−キー接合特性図第９図 従来例の回路図 第１０図
明の他の実施例の回路図、第４図（ａｌ及び（ｂｌは本
発明の他の実施例の回路図、第５図（ａ） 、 ［ｂ）
はクランプ回路の特性図、第６図は本発明の他の実施例
の回路図、第７図は本発明の他の実施例の回路図、第８
図（ａ）〜（ｂｌは各種ＦＥＴの静特性のグラフ、第８
図（Ｃ）はＦＥＴの端子説明図、 第８図（ｄｌはＦＥＴの静特性の部分拡大図、第９図は
ＭＥ、５ＦＥＴのショットキー接合特性図、第１０図（
ａ）及び（ｂｌは従来例の回路図である。 第１図乃至第７図において、 １はダイオード、 ２．３．４は論理回路、 ５．６は単位論理回路、 ７．８はバッファ回路である。 ＄乾日月の原理図 第１図 漆碕日月の１つの実方邑４多鋤口３斧図第２図 ５ ｌ 旦 旦 本発明の他の実施例の回路図 １！３ 図 ！４図 クランプ特性図 第５図 各種ＦＥＴの静特性 Ｖｏ（ 第８図 ＭＥＳＦＥＴのショア１−キー接合特性図第９図 従来例の回路図 第１０図
Claims (7)
- （１）複数の電界効果型トランジスタにて構成された論
理回路において、前記論理回路の高電位側に少なくとも
１つの直列接続された電圧クランプ手段（１）を設けた
ことを特徴とする電界効果型トランジスタ回路。 - （２）電圧クランプ手段がダイオードであることを特徴
とする特許請求の範囲第１項記載の電界効果型トランジ
スタ回路。 - （３）論理回路を構成する単位論理回路毎に少なくとも
１つの電圧クランプ用ダイオードと電流源とから成る電
圧クランプ手段（１）を設けたことを特徴とする特許請
求の範囲第１項記載の電界効果型トランジスタ回路。 - （４）前記電流源が半導体装置の飽和抵抗を用いて構成
されることを特徴とする特許請求の範囲第３項記載の電
界効果型トランジスタ回路。 - （５）前記電界効果型トランジスタがＭＩＳＦＥＴ（金
属絶縁物半導体電界効果トランジスタ）であることを特
徴とする特許請求の範囲第１項記載の電界効果型トラン
ジスタ回路。 - （６）前記電界効果型トランジスタがＭＥＳＦＥＴ（シ
ョットキー接合型電界効果トランジスタ）であることを
特徴とする特許請求の範囲第１項記載の電界効果型トラ
ンジスタ回路。 - （７）複数の電界効果型トランジスタにて構成された論
理回路において、前記論理回路の一部の回路に少なくと
も１つの電圧クランプ手段を備えることを特徴とする特
許請求の範囲第１項記載の電界効果型トランジスタ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124475A JPS62280666A (ja) | 1986-05-29 | 1986-05-29 | 電界効果型トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124475A JPS62280666A (ja) | 1986-05-29 | 1986-05-29 | 電界効果型トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62280666A true JPS62280666A (ja) | 1987-12-05 |
Family
ID=14886437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124475A Pending JPS62280666A (ja) | 1986-05-29 | 1986-05-29 | 電界効果型トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62280666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316316A (ja) * | 1989-03-03 | 1991-01-24 | Nec Corp | 電界効果トランジスタを有する集積回路 |
-
1986
- 1986-05-29 JP JP61124475A patent/JPS62280666A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316316A (ja) * | 1989-03-03 | 1991-01-24 | Nec Corp | 電界効果トランジスタを有する集積回路 |
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