KR100221941B1 - 출력회로 - Google Patents

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KR100221941B1
KR100221941B1 KR1019960008806A KR19960008806A KR100221941B1 KR 100221941 B1 KR100221941 B1 KR 100221941B1 KR 1019960008806 A KR1019960008806 A KR 1019960008806A KR 19960008806 A KR19960008806 A KR 19960008806A KR 100221941 B1 KR100221941 B1 KR 100221941B1
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마사지 우에노
야스가즈 노이네
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니시무로 타이죠
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Abstract

본 발명은 콜렉터가 전원에 접속되고, 에미터가 출력단자(114)에 접속된 바이폴라 트랜지스터회로(101,102)와, 소스가 트랜지스터(102)의 베이스에 접속되고, 드레인이 접지되며, 게이트가 신호(Din)를 입력하면서 백게이트가 다이오드(103)을 매개로 전원(Vcc)과 접속된 PMOS트랜지스터(104), 소스가 전원(Vcc)에 접속되고, 드레인이 트랜지스터(102)의 베이스에 접속되며, 게이트가 신호(Din)의 반전값을 입력하면서 백게이트가 전원(Vcc)과 접속된 PMOS트랜지스터(210) 및, 이 PMOS트랜지스터(210)의 소스와 전원(Vcc)과의 사이 또는 MOS트랜지스터(201)의 드레인과 트랜지스터(102)의 버스와의 사이에 직렬접속된 다이오드(202)를 구비하여 구성된다.
따라서, 각 소자의 내량을 향상시키는 것 없이 출력회로 전체로서의 내량을 향상시킬 수 있기 때문에, 출력특성을 손상시키는 것 없이 오프·누설특성을 향상시킬 수 있다.

Description

출력회로
제1도는 제1실시예에 따른 출력회로의 구성을 나타낸 회로도.
제2도는 제2실시예에 따른 출력회로의 구성을 나타낸 회로도.
제3도는 제3실시예에 따른 출력회로의 구성을 나타낸 회로도.
제4도는 제4실시예에 따른 출력회로의 구성을 나타낸 회로도.
제5도는 제5실시예에 따른 출력회로의 구성을 나타낸 회로도.
제6도는 종래의 출력회로의 구성을 나타낸 회로도.
제7도는 제6도에 나타낸 출력회로의 사용예를 설명하기 위한 블록도.
제8도는 제6도에 나타낸 출력회로에 있어서 누설전류의 구체적인 발생경로를 설명하기 위한 회로도이다.
101, 102, 108 : 바이폴라 트랜지스터 103 : 쇼트키 배리어 다이오드
104, 201, 202 : ＰＭＯＳ 트랜지스터 105, 106, 113 : ＮＯＲ회로
107 : ＮＯＴ회로 109 : ＮＭＯＳ 트랜지스터
114 : 출력단자 115 : 신호입력단자
116 : 출력 인에이블신호용 단자
[산업상의 이용분야]
본 발명은, 출력회로에 관한 것으로, 보다 상세하게는 보증내압레벨을 향상시킨 출력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 출력회로의 1구성예를 제6도에 나타낸다.
제6도에 있어서, ＮＰＮ바이폴라 트랜지스터(601,602)는 달링톤접속되어 있다. 그리고, 이들 바이폴라 트랜지스터(601,602)의 콜렉터와 전원(Ｖｃｃ)의 사이에는 쇼트기 배리어 다이오드(603)가 순방향으로 접속되어 있다. 또, 바이폴라 트랜지스터(601)의 에미터는 저항소자(604)를 매개로 바이폴라 트랜지스터(602)의 에미터에 접속되고, 이 바이폴라 트랜지스터(602)의 에미터는 출력 단자(612)에 접속되어 있다. 더욱이, 바이폴라 트랜지스터(601)의 베이스는 ＮＯＲ회로(605)의 출력단에 접속되어 있다. 그리고, 이 ＮＯＲ회로(605)의 한쪽의 입력단은 ＮＯＴ회로(606)를 매개로 신호입력단자(613)에 접속되고, 다른쪽의 입력단은 출력 인에이블신호용 단자(614)에 접속되어 있다.
한편, ＮＰＮ바이폴라 트랜지스터(607)는 콜렉터가 출력단자(612)에 접속되고, 에미터가 접지되면서 베이스가 ＮＭＯＳ트랜지스터(618)의 소스에 접속되어 있다. 그리고, 이 ＮＰＮ바이폴라 트랜지스터(607)의 베이스와 그라운드(ＧＮＤ)의 사이에는 저항소자(609)가 설치되어 있다. 또, NMOS트랜지스터(618)의 드레인은 저항소자(610)를 매개로 전원(Vcc)에 접속되어 있고, 게이트는 NOR회로(611)의 출력단에 접속되어 있다. 이 NOR회로(611)는 한쪽의 입력단이 신호 입력단자(613)에 접속되고, 다른쪽의 입력단이 출력 인에이블신호용 단자(614)에 접속되어 있다.
이와 같은 출력회로에 있어서, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)가 하이레벨일 때는 NOR회로(605)의 출력은 하이레벨로 되고, NOR회로(611)의 출력은 로우레벨로 된다. 이에 의해, 바이폴라 트랜지스터(601)는 온되고, 따라서 바이폴라 트랜지스터(602)도 온된다. 이에 대해 NMOS트랜지스터(618)는 오프되기 때문에, 바이폴라 트랜지스터(607)도 오프된다. 따라서, 출력단자(612)로부터 출력된 신호(Dout)의 전위는 하이레벨로 된다.
한편, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)도 로우레벨일 때는 NOR회로(605)의 출력은 로우레벨, NOR회로(611)의 출력은 하이레벨로 되기 때문에, 바이폴라 트랜지스터(601,602,607)는 각각 오프, 오프, 온으로 된다. 따라서, 출력신호(Dout)의 전위는 로우레벨(0볼트)로 된다.
또, 출력 인에이블신호(/OE)가 하이레벨일 때는 입력신호(Din)의 신호레벨에 관계없이 NOR회로(605,611)의 출력이 로울레벨로 되기 때문에, 바이폴라 트랜지스터(601,602,607)는 각각 오프되고, 따라서 출력신호(Dout)의 전위는 부정(不定)으로 된다.
제7도는 제6도에 나타낸 바와 같은 출력회로의 사용예를 설명하기 위한 블록도이다. 동도면에 있어서, 시스템버스(201)에는 인터페이스보드(221∼226)를 매개로 단말장치로서의 CPU(211; Central Processing Unit)와, 플로피디스크 드라이브장치(212), 하드디스크 드라이브장치(213), 프린터(214), 플랫패널 드라이브장치(215) 및, 메모리(216)가 접속되어 있다. 그리고, 인터페이스보드(221∼226)내에 제6도에 나타낸 출력회로가 각각 설치되어 있다.
제7도에 나타낸 바와 같은 시스템에 있어서는 통상은 1포트만이 동작상태이고, 다른 포트는 비동작상태로 된다. 예컨대, CPU(211)와 플로피드스크 드라이브장치(212) 사이의 포트만이 동작상태인 경우에는 CPU(211)와 다른 단말(223∼226) 사이의 포트는 비동작상태로 되어 있는 것이 많다. 이와 같은 경우, 인터페이스보드(221,222)는 동작상태이지만, 다른 인터페이스보드(223∼226)는 디스에이블상태로 되어 있다. 또한, 최근에는 저소비전력지향이 강하기 때문에, 예컨대 단말(213∼216)을 사용하지 않는 경우에는 이들 단말에 대응하는 인터페이스보드(223∼226)의 전원을 오프하는 경우도 있다. 이 때문에, 동작상태인 인터페이스보드내의 출력회로로부터 출력된 신호(Dout)에 의해 디스에이블상태 또는 전원오프상태의 인터페이스보드내의 출력회로로 누설전류가 발생하지 않도록 각 출력회로를 구성할 필요가 있다. 이와 같은 누설전류가 발생하면, 신호(Dout)의 전위가 저하되어 오동작이 발생할 우려가 있고, 또 소비전력증대의 원인으로 되기 때문이다.
특히, 현재는 출력신호(Dout)가 5볼트인 단말이 주류이지만, 이후로는 3볼트의 단말장치가 증가하는 것을 고려할 수 있고, 따라서 1개의 시스템내에서 5볼트의 단말과 3볼트의 단말이 혼재하는 것이 고려된다. 따라서, 출력신호(Dout)가 3볼트의 단말에 대응하는 인터페이스보드의 출력회로에 있어서도 7볼트정도까지의 오프·누설특성을 확보할 필요가 있다.
제8도는 누설전류의 구체적인 발생경로를 설명하기 위한 회로도이다. 제8도에 있어서, 제6도와 동일한 부호를 붙인 구성부는 각각 제6도의 경우와 동일한 것을 나타내고 있다. 또, MOS트랜지스터(801,803) 및 쇼트키 배리어 다이오드(802)로 이루어진 NOT회로는 NOR회로(605)의 출력부를 구성하는 회로이다.
제8도에 있어서, 경로(A)는 출력단자(612)로부터 저항소자(604)를 매개로 바이폴라 트랜지스터(601)의 에메터에 공급된 전류가 베이스측으로 누설되고, 쇼트키 베리어 다이오드(802) 및 NMOS트랜지스터(801)를 통과하여 그라운드(GND)로 유출되는 경우를 나타내고 있다. 경로(A)의 누설은 통상 트랜지스터(601)의 에미터·백(back) 내량(耐量)과 다이오드(802)의 상승전압(VＦ)과의 합이 전압(Vout)보다도 작은 출력회로에 있어서, 디스에이블상태로 이행하였기 때문에 NMOS트랜지스터(801)가 온되면 발생된다.
경로(B)는 출력단자(612)로부터 저항소자(604)를 매개로 바이폴라 트랜지스터(601)의 에미터에 공급된 전류가 베이스측으로 누설되고, 더욱이 PMOS트랜지스터(803)의 드레인으로부터 반도체기판으로 누설되어 그라운드(GND)로 유출되는 경우를 나타내고 있다. 경로(B)의 누설은 통상 트랜지스터(601)의 에미터·백내량과 PMOS트랜지스터(803)의 드레인·기판간의 횡방향의 내량과의 합이 전압(Vout)보다도 작은 출력회로에 있어서, 전원오프상태로 이행한 경우에 발생한다.
경로(C)는 출력단자(612)로부터 저항소자(604)를 매개로 바이폴라 트랜지스터(601)의 에미터에 공급된 전류가 베이스측으로 누설되고, 더욱이 PMOS트랜지스터(803)의 드레인으로부터 소스로 누설되어 전원라인으로 유출되는 경우를 나타내고 있다. 경로(C)의 누설은 통상 트랜지스터(601)의 에미터·백내량과 PMOS트랜지스터(803)의 임계치전압(Vth)과 이 트랜지스터(803)의 백게이트효과와의 합이 전압(Vout)보다도 작은 출력회로에 있어서, 전원오프상태로 이행한 경우(즉, Vcc=0으로 되는 경우)에 발생된다.
경로(D)는 출력단자(612)로부터 저항소자(604)를 매개로 바이폴라 트랜지스터(601)의 에미터에 공급된 전류가 베이스측으로 누설되고, 더욱이 PMOS트랜지스터(803)의 드레인으로부터 기판을 매개로 전원(Vcc)으로 누설하는 경우를 나타내고 있다. 경로(D)의 누설은 통상 트랜지스터(601)의 에미터·백내량과 드레인·기판의 횡방향의 내량과의 합이 전압(Vout)보다도 작은 출력회로에 있어서, 전원오프상태로 이행한 경우(즉, Vcc=0으로 되는 경우)에 발생된다.
여기서, 출력회로의 오프·누설특성을 향상키기 위해서는 출력회로를 구성하는 소자(601,803) 등의 내량을 향상시키는 방안이 고려되지만, 이와 같은 방책에 의해 제6도와 같은 출력회로의 오프·누설특성을 7볼트 정도로 까지 향상시키는 겻을 실질적으로 불가능하다. 바이폴라 트랜지스터나 MOS트랜지스터의 오프·누설특성을 향상시키고자 하면, 다른 트랜지스터특성이 악화되고, 이 때문에 출력특성이 악화되어 버린다. 예컨대, 바이폴라 트랜지스터(601,602)에 있어서, 에미터·백내량을 상승시키면 전류증폭율(hＦＥ)이 저하되고, 또 MOS트랜지스터에 있어서, 접합내량이나 임계치전압(Vｔｈ)을 상승시키면 상호콘덕턴스(Gｍ)가 저하한다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 출력특성을 손상시키는 것 없이 오프·누설특성을 향상시킨 출력회로를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명에 따른 출력회로는, 달링톤 구조로 접속된 적어도 하나의 제1및 제2바이폴라 트랜지스터를 갖추고, 제1트랜지스터의 베이스에 입력신호가 공급되고, 제2트랜지스터의 콜랙터가 제1다이오드를 통해 전원에 연결되고, 신호가 제2트랜지스터의 에미터로부터 출력되는 바이폴라 트랜지스터회로와; 제2트랜지스터의 베이스에 연결된 소스와, 접지된 드레인 및, 제1다이오드를 통해 전원에 연결된 백게이트를 갖춘 제1PMOS트랜지스터를 구비하여 구성된 것을 특징으로 한다.
또한 본 발명은, 전원에 접속된 소스 및 백게이트와, 제2다이오드를 통해 제2트랜지스터의 베이스에 접속된 드레인 및, 입력신호의 반전신호가 공급되는 게이트를 갖춘 제2PMOS트랜지스터를 더 구비하여 구성된 것을 특징으로 한다.
또한 본 발명은, 제1PMOS트랜지스터의 드레인과 접지 사이에 접속되고, 접지된 소스 및 백게이트와, 제1PMOS트랜지스터의 드레인에 접속된 드레인 및, 입력신호가 공급되는 게이트를 갖춘 제2PMOS트랜지스터와; 제1PMOS트랜지스터의 드레인에 접속된 베이스와, 제2트랜지스터의 베이스에 접속된 콜렉터 및, 접지된 에미터를 갖춘 제3바이폴라 트랜지스터를 더 구비하여 구성된 것을 특징으로 한다.
또한 본 발명에 따른 출력회로는, 달링톤구조로 접속된 적어도 하나의 제1 및 제2바이폴라 트랜지스터를 갖추고, 제1트랜지스터의 베이스에 입력신호가 공급되고, 제2트랜지스터의 콜렉터가 제1다이오드를 통해 전원에 연결되고, 신호가 제2트랜지스터의 에미터로부터 출력되는 바이폴라 트랜지스터회로와; 전원에 접속된 소스 및 백게이트와, 입력신호의 반전신호가 공급되는 게이트를 갖춘 제1PMOS트랜지스터; 제1PMOS트랜지스터의 드레인에 접속된 소스와, 제2트랜지스터의 베이스에 접속된 게이트 및, 접지된 백게이트를 갖춘 제1NMOS트랜지스터; 제1NMOS트랜지스터의 드레인에 접속된 소스와, 반전신호가 공급되는 게이트 및, 접지된 드레인 및 백게이트를 갖춘 제2NMOS트랜지스터 및; 제2트랜지스터의 베이스에 접속된 콜렉터와, 제1NMOS트랜지스터의 드레인에 접속된 베이스 및, 접지된 에미터를 갖춘 제3바이폴라 트랜지스터를 구비하여 구성된 것을 특징으로 한다.
또한 본 발명에 따른 출력회로는, 입력신호가 공급되는 게이트와, 다이오드를 통해 전원에 연결된 백게이트 및, 접지된 드레인을 갖춘 제1PMOS트랜지스터와; 제1PMOS트랜지스터의 소스에 접속된 베이스와, 다이오드를 통해 전원에 접속된 콜렉터를 갖추고, 신호가 에미터로부터 출력되는 바이폴라 트랜지스터 및; 다이오드를 통해 전원에 연결된 소스 및 백게이트와, 바이폴라 트랜지스터의 베이스에 연결된 드레인 및, 입력 신호의 반전신호가 공급되는 게이트를 갖춘 제2PMOS트랜지스터를 구비하여 구성된 것을 특징으로 한다.
[실시예]
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
[제1실시예]
제1실시예로서 제1발명의 1실시예에 대해 설명한다. 제1도는 본 실시예에 따른 출력회로의 구성을 나타낸 회로도이다.
제1도에 있어서는 바이폴라 트랜지스터(101,102)에 의해 달링톤접속의 회로가 구성되어 있다. 여기서, 바이폴라 트랜지스터(101)는 베이스가 NOR회로(105)의 출력단에 접속되면서 콜렉터가 전원(Vcc)에 접속되어 있다. 또, 바이폴라 트랜지스터(102)는 베이스가 바이폴라 트랜지스터(101)의 에미터에 접속되고, 콜렉터가 쇼트키 배리어 다이오드(103)를 매개로 전원(Vcc)에 접속되면서 에미터가 출력단자(114)에 접속되어 있다.
PMOS트랜지스터(104)는 소스가 바이폴라 트랜지스터(102)의 베이스에 접속되고, 드레인이 접지되며, 게이트가 NOR회로(106)의 출력단에 접속되면서 백게이트가 다이오드(103)를 매개로 전원(Vcc)과 접속되어 있다.
더욱이, NOR회로(105,106)는 한쪽의 입력단이 NOT회로(107)를 매개로 신호 입력단자(115)에 접속되고, 다른쪽의 입력단은 출력 인에이블신호용 단자(116)에 접속되어 있다.
한편, NPN바이폴라 트랜지스터(108)는 콜렉터가 출력단자(114)에 접속되고, 에미터가 접지되면서 베이스가 NMOS트랜지스터(109)의 소스에 접속되어 있다. 또, 이 NPN바이폴라 트랜지스터(108)의 베이스와 그라운드(GND) 사이에는 저항소자(111)가 설치되어 있다. NMOS트랜지스터(109)의 드레인은 저항소자(112)를 매개로 전원(Vcc)에 접속되어 있고, 게이트는 NOR회로(113)의 출력단에 접속되어 있다. 이 NOR회로(113)는 한쪽의 입력단이 신호입력단자(115)에 접속되고, 다른쪽의 입력단이 출력 인에이블신호용 단자(116)에 접속되어 있다.
이와 같은 출력회로에 있어서, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)가 하이레벨일 때는 NOR회로(105,106)의 출력은 하이레벨로 되고, NOR회로(113)의 출력은 로우레벨로 된다(따라서, 바이폴라 트랜지스터(101)의 입력신호는 실질적으로 Din으로 된다). 이에 의해, 바이폴라 트랜지스터(101)는 온되고, 또한 NOR회로(106)의 출력이 하이레벨로 되기 때문에, MOS트랜지스터(104)는 오프된다. 따라서, 바이폴라 트랜지스터(102)도 온된다. 이에 대해, NMOS트랜지스터(109)는 오프되기 때문에, 바이폴라 트랜지스터(108)는 오프된다. 이에 의해, 출력단자(114)로부터 출력되는 신호(Dout)의 전위는 하이레벨로 된다.
한편, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)도 로우레벨인 때는, NOR회로(105,106)의 출력은 로우레벨, NOR회로(113)의 출력은 하이레벨로 되기 때문에, 트랜지스터(101,104,109)는 각각 오프, 온, 온으로 된다.
이에 의해, 바이폴라 트랜지스터(102)는 오프되고, 바이폴라 트랜지스터(108)는 온된다. 따라서, 신호(Dout)의 전위는 로우레벨로 된다.
또한, 출력 인에이블신호(/OE)가 하이레벨인 때는 입력신호(Din)의 신호레벨에 관계없이 NOR회로(105,106,113)의 출력은 로우레벨로 되기 때문에, 트랜지스터(101,109)는 각각 오프되고, 트랜지스터(104)는 온된다. 따라서, 바이폴라 트랜지스터(102,108)는 각각 오프되고, 신호(Dout)는 부정으로 된다.
다음에, 본 실시예의 출력회로의 오프·누설특성에 대해 설명한다.
본 실시예의 출력회로에 있어서, 디스에이블상태에 있어서는 전류의 누설은 제1도의 출력단자(114)로부터 바이폴라 트랜지스터(102)의 에미터로 공급된 전류가 베이스측으로 누설되고, PMOS트랜지스터(104)를 통과하여 접지(GND)로 유출되는 경로[즉, 제1도의 경로(a1)]에 따라 발생한다. 본 실시예의 출력회로에서는, 경로(a1)의 누설에 대한 오프·누설특성은 바이폴라 트랜지스터(102)의 에미터·백내량과, MOS트랜지스터(104)의 임계치전압 및, 이 MOS트랜지스터(104)의 백게이트 바이어스효과에 의한 전압과의 합으로 부여된다. 이에 의해, 본 실시예에 의하면, 각 소자의 내량을 변화시키는 것 없이 종래의 경우[제8도의 경로(A) 참조]보다도 2∼3 볼트의 내량의 향상을 용이하게 도모할 수 있다.
한편, 전원 오프상태에 있어서는 출력단자(114)로부터 전원(Vcc)으로 전류가 누설되는 경로[경로(C1)]에는 바이폴라 트랜지스터(101,102)가 존재하기 때문에, 바이폴라 트랜지스터의 에미터·백내량의 2배인 내량을 얻을 수 있고, 따라서 종래의 경우[제8도의 경로(C) 참조]와 비교하여 누설의 우려는 상당히 작다.
이와 같이, 본 실시예의 출력회로에 의하면, 각 소자의 내량을 향상시키는 것 없이 출력회로 전체로서의 내량을 향상시킬 수 있기 때문에, 출력특성을 손상시키는 것 없이 오프·누설특성을 향상시킬 수 있다.
[제2실시예]
제2실시예로서, 제1발명의 다른 실시예에 대해 설명한다. 제2도는 본 실시예에 따른 출력회로의 구성을 나타낸 회로도이다.
제2도에 있어서도, 바이폴라 트랜지스터(101,102)에 의해 본 발명의 「바이폴라 트랜지스터회로」가 구성되어 있다. 여기서, 바이폴라 트랜지스터(101)는 베이스가 후술할 NOR회로(105)의 출력단에 접속되면서 콜렉터가 쇼트키 배리어 다이오드(103)를 매개로 전원(Vcc)에 접속되어 있다. 또한, 바이폴라 트랜지스터(102)는 베이스가 바이폴라 트랜지스터(101)의 에미터에 접속되고, 콜렉터가 다이오드(103)를 매개로 전원(Vcc)에 접속되면서 에미터가 출력단자(114)에 접속되어 있다.
PMOS트랜지스터(104)는 제1실시예와 마찬가지로, 소스가 바이폴라 트랜지스터(102)의 베이스에 접속되고, 드레인이 접지되며, 게이트가 NOR회로(108)의 출력단에 접속되면서 백게이트가 쇼트키 배리어 다이오드(103)를 매개로 전원(Vcc)과 접속되어 있다.
한편, PMOS트랜지스터(201)는 소스가 전원(Vcc)에 접속되고, 드레인이 쇼트키 배리어 다이오드(202)를 매개로 바이폴라 트랜지스터(102)의 베이스에 접속되며, 게이트가 NOT회로(203)를 매개로 NOR회로(106)의 출력단에 접속되면서 백게이트가 전원(Vcc)에 접속되어 있다.
다른 구성에 대하여는 제1실시예의 경우와 마찬가지이기 때문에, 설명을 생략한다.
이와 같은 출력회로에 있어서, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)가 하이레벨인 때는 NOR회로(105)의 출력은 하이레벨로 되고, NOR회로(113)의 출력은 로우레벨로 된다. 이에 의해, 바이폴라 트랜지스터(101)는 온된다. 또한, NOR회로(106)의 출력은 하이레벨로 되기 때문에, MOS트랜지스터(104)는 오프되고, MOS트랜지스터(210)는 온된다. 따라서, 바이폴라 트랜지스터(102)는 온된다. 이에 대해, NMOS트랜지스터(119)는 오프되기 때문에, 바이폴라 트랜지스터(108)도 오프된다. 이에 의해, 출력단자(114)로부터 출력되는 신호(Dout)의 전위는 하이레벨로 된다.
한편, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)도 로우레벨인 때는, NOR회로(105)의 출력은 로우레벨, NOR회로(113)의 출력은 하이레벨로 되기 때문에, 트랜지스터(101,109)는 각각 오프, 온으로 된다. 또한, NOR회로(106)의 출력은 로우레벨로 되기 때문에, MOS트랜지스터(104)는 온되고, MOS트랜지스터(201)는 오프된다. 따라서, 바이폴라 트랜지스터(102,108)는 가각 오프, 온으로 되고, 신호(Dout)의 전위는 로우레벨로 된다.
또한, 출력 인에이블신호(/OE)가 하이레벨인 경우에는 입력신호(Din)의 신호레벨에 관계없이 NOR회로(105,106,113)의 출력은 로우레벨로 되기 때문에, 트랜지스터(101,201,109)는 각각 오프뢰 되며, 한편 트랜지스터(104)는 온된다. 따라서, 바이폴라 트랜지스터(102,108)는 각각 오프되고, 출력신호(Dout)의 전위는 부정으로 된다.
다음에 본 실시예의 출력회로의 오프·누설특성에 대해서 설명한다.
본 실시예의 출력회로에 있어서, 디스에이블상태에 있어서는 전류의 누설은 제2도의 경로[a2; 즉, 출력단자(114)로부터 바이폴라 트랜지스터(102)의 에미터에 공급된 전류가 베이스측으로 누설되고, PMOS 트랜지스터(104)를 통과하여 그라운드(GND)로 유출되는 경로]에 따라 발생된다. 본 실시예의 출력회로도 제1실시예와 마찬가지로 이 경로(a2)의 누설에 대한 오프·누설특성은 바이폴라 트랜지스터(102)의 에미터·백내량과, MOS트랜지스터(104)의 임계치 전압 및, 이 MOS 트랜지스터(104)의 백게이트 바이어스효과에 의한 전압과의 합으로 부여된다. 이에 의해 본 실시예에 의하면, 각 소자의 내량을 변화시키는 것 없이 종래의 경우(제8도의 경로(A)참조) 보다도 2∼3V의 내량의 향상을 용이하게 도모할 수 있다.
한편, 전원오프상태에 있어서는, 경로[b2; 출력단자(114)로부터 바이폴라 트랜지스터(102)의 에미터에 공급된 전류가 베이스측으로 누설되고, 다이오드(202)를 통과하며, 더욱이 PMOS트랜지스터(201)의 드레인으로부터 반도체기판으로 누설되어 그라운드(GND)로 출력되는 경로] 및, 경로[C2; 출력단자(114)로부터 바이폴라 트랜지스터(102)의 에미터에 공급된 전류가 베이스측으로 누설되고, 다이오드(202)를 통과하며, 더욱이 PMOS트랜지스터(201)의 드레인으로부터 소스로 누설되어 전원(Vcc)으로 유출되는 경로]에 따라 발생하는 누설에 대한 오프·누설특성이 다이오드(202)의 제너전압분 만큼 상승한다. 따라서, 종래의 경우[제8도의 경로(B,C)참조]보다도 내량의 향상을 도모할 수 있다.
이와 같이 본 실시예의 출력회로에 의하면, 각 소자의 내량을 향상시키는 것 없이 출력회로 전체로서의 내량을 향상시킬 수 있기 때문에, 출력특성을 감소시키는 것 없이 오프·누설특성을 향상시킬 수 있게 된다.
또한, 달링톤접속의 출력회로에서는 출력전위(Dout)의 하이레벨의 전압치가 Vcc-2VＢＥ로 되어 버리지만, 본 실시예의 출력회로에서는 바이폴라 트랜지스터(102)를 MOS트랜지스터(104,201)로 직접 구동하는 구성으로 되어 있기 때문에, 전원전위(Vcc)가 저하되어도 출력전위(Dout)의 저하를 적극 억제할 수 있다.
[제3실시예]
제3실시예로서, 제1발명의 다른 실시예에 대해서 설명한다.
제3도는 본 실시예에 따른 출력회로의 구성을 나타낸 회로도이다. 또한, 제3도에 있어서 제1도와 동일한 부호를 붙인 구성부는 각각 제1도의 경우와 동일한 것을 나타내고 있다.
바이폴라 트랜지스터(301)는 콜렉터가 쇼트키 배리어 다이오드(302)를 매개로 전원(Vcc)에 접속되면서 에미터가 출력단자(114)에 접속되어 있다.
PMOS트랜지스터(303)는 소스가 바이폴라 트랜지스터(301)의 베이스에 접속되고, 드레인이 접지되며, 게이트가 NOR회로(106)의 출력단에 접속되면서 백게이트가 쇼트키 베리어 다이오드(302)를 매개로 전원(Vcc)과 접속되어 있다.
PMOS트랜지스터(304)는 소스가 쇼트키 배리어 다이오드(305)를 매개로 전원(Vcc)과 접속되고, 드레인이 바이폴라 트랜지스터(301)의 베이스에 접속되며, 게이트가 NOT회로(306)를 매개로 NOR회로(105)의 출력단에 접속되면서 동시에 백게이트가 다이오드(302)를 매개로 전원(Vcc)과 접속되어 있다.
이와 같은 출력회로에 있어서, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)가 하이레벨인 경우는 NOR회로(105,106)의 출력은 하이레벨로 되고[따라서, PMOS트랜지스터(303)의 입력신호는 실질적으로 Din으로 되고, 또한 PMOS트랜지스터(304)의 입력신호는 실질적으로 Din의 반전값으로 된다], NOR회로(113)의 출력은 로우레벨로 된다. 이에 의해, PMOS트랜지스터(303)는 오프되고, PMOS트랜지스터(304)는 온되기 때문에 바이폴라 트랜지스터(301)도 온된다. 이에 대해 NMOS트랜지스터(109)는 오프되기 때문에 바이폴라 트랜지스터(108)도 온된다. 따라서, 출력단자(114)로부터 출력되는 출력신호(Dout)의 전위는 하이레벨로 된다.
한편, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)도 로우레벨인 경우는 NOR회로(105,106)의 출력은 로우레벨[따라서, PMOS트랜지스터(303)의 입력신호는 실질적으로 Din으로 되고, 또한, PMOS트랜지스터(304)의 입력신호는 실질적으로 Din의 반전값으로 된다], NOR회로(113)의 출력은 하이레벨로 되기 때문에, PMOS트랜지스터(303,304)는 각각 온, 오프로 되고, 따라서 바이폴라 트랜지스터(301)는 오프로 된다. 또한, NOR회로(113)의 출력은 하이레벨로 되기 때문에, NMOS트랜지스터(109)는 온되고, 따라서 바이폴라 트랜지스터(108)는 온된다. 따라서, 신호(Dout)의 전위는 로우레벨로 된다.
또한, 출력 인에이블신호(/OE)가 하이레벨인 경우(디스에이블상태)는 입력신호(Din)의 신호레벨에 관계없이 NOR회로(105,106,113)의 출력은 로우레벨로 되기 때문에, 트랜지스터(303,304,109)는 각각 온, 오프, 오프로 되기 때문에, 바이폴라 트랜지스터(301,108)는 각각 오프되고, 따라서 출력신호(Dout)의 전위는 부정으로 된다.
다음에 본 실시예의 출력회로의 오프·누설특성에 대해서 설명한다.
본 실시예의 출력회로에 있어서 디스에이블상태에 있어서는 전류의 누설은 제3도의 경로[a3; 출력단자(114)로부터 바이폴라 트랜지스터(301)의 에미터에 공급된 전류가 베이스측으로 누설되고, PMOS트랜지스터(303)를 통과해서 그라운드(GND)로 유출되는 경로]에 따라 발생한다. 본 실시예의 출력회로에서는 경로(a3)의 누설에 대한 오프·누설특성은 바이폴라 트랜지스터(301)의 에미터·백내량과, MOS트랜지스터(303)의 임계치 전압 및, 이 MOS트랜지스터(303)의 백게이트 바이어스효과에 의한 전압과의 합으로 부여된다. 이에 의해, 본 실시예에 의하면, 각 소자의 내량을 변화시키는 것 없이 종래의 경우[제8도의 경로(A)참조] 보다도 2∼3V의 내량의 향상을 용이하게 도모할 수 있다.
한편, 전원오프상태에 있어서는, 경로[c3; 출력단자(114)로부터 바이폴라 트랜지스터(301)의 에미터로 공급된 전류가 베이스측으로 누설되고, PMOS트랜지스터(304)의 드레인으로부터 소스로 누설되며, 더욱이 다이오드(305)를 통과해서 전원(Vcc)으로 유출되는 경로] 또는 경로[d3; 출력단자(114)로부터 바이폴라 트랜지스터(301)의 에미터로 공급된 전류가 베이스측으로 누설되고, 더욱이 PMOS트랜지스터(304)의 드레인으로부터 기판 및 다이오드(302)를 매개로 전원(Vcc)으로 누설되는 경로]에 따라 발생하는 누설에 대한 오프·누설특성을 향상시킬 수 있다. 즉, 본 실시예의 출력회로에서는 이 누설에 대한 오프·누설특성이 다이오드(305) 또는 다이오드(302)의 제너전압의 분 만큼 상승한다. 따라서, 종래의 경우[제8도의 경로(B,C)참조]보다도 내량의 향상을 도모할 수 있다.
이와 같이 본 실시예의 출력회로에 의해서도 각 소자의 내량을 향상시키는 것 없이 출력회로 전체로서의 내량을 향상시킬 수 있기 때문에, 출력특성을 감소시키는 것 없이 오프·누설특성을 향상시키는 것이 가능하다.
또한, 본 실시예의 출력회로는 제2실시예의 경우와 마찬가지로, 바이폴라 트랜지스터(301)를 MOS트랜지스터(303,305)로 직접 구동하는 구성으로 되어 있기 때문에, 전원전위(Vcc)가 저하해도 출력전위(Dout)의 저하를 적극 억제할 수 있다.
[제4실시예]
제4실시예로서 제2발명의 1실시예에 대해서 설명한다.
제4도는 본 실시예에 따른 출력회로의 구성을 나타낸 회로도이다. 또한, 제4도에 있어서 제1도와 동일한 부호를 붙인 구성부는 각각 제1도의 경우와 동일한 것을 나타내고 있다.
제4도에 있어서는 바이폴라 트랜지스터(401,402)에 의해 달링톤접속의 회로가 구성되어 있다. 여기서, 바이폴라 트랜지스터(401)는 베이스가 NOR회로(105)의 출력단에 접속되면서 콜렉터가 전원(Vcc)에 접속되어 있다. 바이폴라 트랜지스터(402)는 베이스가 바이폴라 트랜지스터(401)의 에미터에 접속되고, 콜렉터가 다이오드(404)를 매개로 전원(Vcc)에 접속되면서 에미터가 출력단자(114)에 접속되어 있다. 또한, 바이폴라 트랜지스터(403)는 콜렉터가 바이폴라 트랜지스터(402)에 접속되면서 에미터가 접지되어 있다.
또한, 전원(Vcc)과 그라운드(GND)의 사이에는 PMOS트랜지스터(405) 및 NMOS트랜지스터(406,407)가 직렬접속되어 있다. 그리고, MOS트랜지스터(405,407)의 게이트는 NOT회로(408)의 출력단에 접속되고, MOS트랜지스터(406)의 게이트는 바이폴라 트랜지스터(402)의 베이스에 접속되어 있다. 또한, MOS트랜지스터(405)의 백게이트는 전원(Vcc)에 접속되고, MOS트랜지스터(406,407)의 백게이트는 접지되어 있다.
이와 같은 출력회로에 있어서, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)가 하이레벨인 경우에는 NOR회로(105,106)의 출력은 하이레벨로 되고[따라서, 바이폴라 트랜지스터(401)의 입력신호는 실질적으로 Din으로 된다], NOR회로(113)의 출력은 로우레벨로 된다. 이에 의해 바이폴라 트랜지스터(401)는 온되기 때문에 바이폴라 트랜지스터(402)는 온된다. 한편, NMOS트랜지스터(109)는 오프되기 때문에, 바이폴라 트랜지스터(108)도 오프된다. 이에 의해 출력단자(114)로부터 출력되는 신호(Dout)의 전위는 하이레벨로 된다. 또한, 이 때 MOS트랜지스터(405,406,407)는 각각 온, 온, 오프로 되기 때문에 바이폴라 트랜지스터(403)는 온된다.
한편, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)도 로우레벨인 경우는 NOR회로(105,106)의 출력은 로우레벨[따라서, 바이폴라 트랜지스터(401)의 입력신호는 실질적으로 Din으로 된다]로 되기 때문에, 바이폴라 트랜지스터(401)는 오프로 되고, 또한 MOS트랜지스터(405,406,407)는 각각 오프, 오프, 온으로 된다. 따라서, 바이폴라 트랜지스터(402)는 오프된다. 또한, NOR회로(113)의 출력은 하이레벨로 되기 때문에, NMOS형 트랜지스터(109)는 온되고, 따라서 바이폴라 트랜지스터(108)는 온된다. 따라서, 출력신호(Dout)의 전위는 로우레벨로 된다.
또한, 출력 인에이블신호(/OE)가 하이레벨인 경우(디스에이블상태)는 입력신호(Din)의 신호레벨에 관계없이 NOR회로(105,106,113)의 출력은 로우레벨로 된다.
이에 의해 트랜지스터(401,109)는 오프로 된다. 또한, MOS 트랜지스터(405,406,407)는 각각 오프, 오프, 온으로 되기 때문에, 바이폴라 트랜지스터(403)는 오프된다. 따라서, 바이폴라 트랜지스터(402,108)는 각각 오프되기 때문에 출력신호(Dout)의 전위는 부정으로 된다.
다음에, 본 실시예의 출력회로의 오프·누설특성에 대해서 설명한다.
본 실시예의 출력회로에 있어서, 디스에이블상태에 있어서는 전류의 누설은 제4도의 경로[a4; 출력단자(114)로부터 바이폴라 트랜지스터(402,403)를 통과해서 그라운드(GND)로 유출되는 경로]에 따라 발생하지만, 본 실시예의 출력회로에서는 바이폴라 트랜지스터(402,403)가 존재함으로써 바이폴라 트랜지스터의 에미터·백내량의 2배의 내량을 얻을 수 있기 때문에, 종래의 경우[제8도의 경로(A)참조]와 비교해서 누설의 우려는 대단히 작다.
즉, 제8도에서는 트랜지스터(602)의 베이스와 에미터 사이에 저항(604)이 있기 때문에, 내압으로서는 트랜지스터(601)의 에미터·베이스 내압이 고려될 수 있다. 그러나, 제4도에서는 트랜지스터(401)와 트랜지스터(402)의 에메터·베이스 내압으로 되기 때문에 제8도에 비해 내압이 2배로 된다.
또한, 전원 오프상태에 있어서는 경로[c4; 출력단자(114)로부터 바이폴라 트랜지스터(402,401)를 통과해서 전원(Vcc)으로 유출되는 경로]에 따라 발생하지만, 이 경우도 바이폴라 트랜지스터(402,401)가 존재하기 때문에 바이폴라 트랜지스터의 에미터·백내량의 2배의 내량을 얻을 수 있고, 따라서 종래의 경우[제8도의 경로(C)참조]와 비교해서 누설의 우려는 대단히 작다.
이와 같이 본 실시예의 출력회로에 의해도, 각 소자의 내량을 향상시키는 것 없이 출력회로 전체로서의 내량을 향상시킬 수 있기 때문에, 출력특성을 손상시키는 것 없이 오프·누설특성을 향상시키는 것이 가능하게 된다.
[제5실시예]
제5실시예로서 제2발명의 다른 실시예에 대해서 설명한다.
제5도는 본 실시예에 다른 출력회로의 구성을 나타낸 회로도이다. 또한, 제5도에 있어서 제1도 또는 제4도와 동일한 부호를 붙인 구성부는 각각 제1도 또는 제4도의 경우와 동일한 것을 나타내고 있다.
제5도에 있어서, PMOS트랜지스터(501)는 소스가 바이폴라 트랜지스터(402)의 베이스에 접속되고, 드레인이 바이폴라 트랜지스터(403)의 베이스에 접속되며, 게이트가 NOR회로(106)의 출력단에 접속되면서 백게이트가 쇼트키 배리어 다이오드(404)를 매개로 전원(Vcc)에 접속되어 있다.
또한, NMOS트랜지스터(502)는 소스 및 백게이트가 접지되고, 드레인이 바이폴라 트랜지스터(403)의 베이스에 접속되면서 게이트가 NOR회로(106)의 출력단에 접속되어 있다.
이와 같은 출력회로에 있어서, 출력 인에이블신호(/OE)가 로우레벨 이면서 입력신호(Din)가 하이레벨인 경우는 NOR회로(105,106)의 출력은 하이레벨로 되고, NOR회로(113)의 출력은 로우레벨로 된다. 이에 의해, 바이폴라 트랜지스터(410)은 온되고, 또한 MOS트랜지스터(501,502)는 각각 오프, 온으로 되는 것에 의해 바이폴라 트랜지스터(403)는 오프되기 때문에, 바이폴라 트랜지스터(402)는 온된다. 한편, NMOS트랜지스터(109)는 오프되기 때문에, 바이폴라 트랜지스터(108)는 오프된다. 이에 의해 출력단자(114)로부터 출력되는 신호(Dout)의 전위는 하이레벨로 된다.
한편, 출력 인에이블신호(/OE)가 로우레벨이면서 입력신호(Din)도 로우레벨인 경우는 NOR회로(105,106)의 출력은 로우레벨로 되기 때문에, 바이폴라 트랜지스터(401)는 오프로 되기 때문에, 바이폴라 트랜지스터(402)는 오프된다. 또한, NOR회로(113)의 출력은 하이레벨로 되기 때문에, NMOS트랜지스터(109)는 온되고, 따라서 바이폴라 트랜지스터(108)는 온된다. 이에 의해, 출력신호(Dout)의 전위는 로우레벨로 된다.
또한, 출력 인에이블신호(/OE)가 하이레벨인 경우(디스에이블상태)는 입력신호(Din)의 신호레벨에 관계없이 NOR회로(105,106,113)의 출력은 로우레벨로 되기 때문에, 트랜지스터(401,109)는 각각 오프로 되고, 따라서 바이폴라 트랜지스터(402,108)는 각각 오프되기 때문에, 출력신호(Dout)의 전위는 부정으로 된다.
다음에, 본 실시예의 출력회로의 오프·누설특성에 대해서 설명한다.
본 실시예의 출력회로에 있어서, 디스에이블상태에 있어서는 전류의 누설은 제4도의 경로[a5; 출력단자(114)로부터 바이폴라 트랜지스터(402,403)를 통과해서 그라운드로 유출하는 경로]에 따라 발생하지만, 본 실시예의 출력회로에서는 바이폴라 트랜지스터(402,403)가 존재하는 것에 의해 바이폴라 트랜지스터의 에미터·백내량의 2배의 내량을 얻을 수 있기 때문에, 종래의 경우[제8도의 경로(A)참조]와 비교해서 누설의 우려는 상당히 작다.
또한, 전원 오프상태에 있어서는 경로[c5; 출력단자(114)로부터 바이폴라 트랜지스터(402,401)를 통과해서 전원(Vcc)으로 유출되는 경로]에 따라 발생하지만, 이 경우도 바이폴라 트랜지스터(402,401)가 존재하기 때문에, 바이폴라 트랜지스터의 에미터·백내량의 2배의 내량을 얻을 수 있고, 따라서 종래의 경우[제8도의 경로(C)참조]와 비교해서 누설의 우려는 대단히 작다.
이와 같이, 본 실시예의 출력회로에 있어서도 각 소자의 내량을 향상시키는 것 없이 출력회로 전체로서의 내량을 향상시킬 수 있기 때문에, 출력특성을 감소시키는 것 없이 오프·누설특성을 향상시키는 것이 가능하게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 각 소자의 내량을 향상시키는 것 없이 출력회로 전체로서의 내량을 향상시킬 수 있기 때문에, 출력특성을 감소시키는 것 없이 오프·누설특성을 향상시키는 출력회로를 제공할 수 있게 된다.

Claims (5)

  1. 달링톤구조로 접속된 적어도 하나의 제1 및 제2바이폴라 트랜지스터를 갖추고, 제1트랜지스터의 베이스에 입력신호가 공급되고, 제2트랜지스터의 콜렉터가 제1다이오드를 통해 전원에 연결되고, 신호가 제2트랜지스터의 에미터로부터 출력되는 바이폴라 트랜지스터회로와; 제2트랜지스터의 베이스에 연결된 소스와, 접지된 드레인 및, 제1다이오드를 통해 전원에 연결된 백게이트를 갖춘 제1PMOS트랜지스터를 구비하여 구성된 것을 특징으로 하는 출력회로.
  2. 제1항에 있어서, 전원에 접속된 소스 및 백게이트와, 제2다이오드를 통해 제2트랜지스터의 베이스에 접속된 드레인 및, 입력신호의 반전신호가 공급되는 게이트를 갖춘 제2PMOS트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 출력회로.
  3. 제1항에 있어서, 제1PMOS트랜지스터의 드레인과 접지 사이에 접속되고, 접지된 소스 및 백게이트와, 제1PMOS트랜지스터의 드레인에 접속된 드레인 및, 입력신호가 공급되는 게이트를 갖춘 제2PMOS트랜지스터와 ; 제1PMOS트랜지스터의 드레인에 접속된 베이스와, 제2트랜지스터의 베이스에 접속된 콜렉터 및, 접지된 에미터를 갖춘 제3바이폴라 트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 출력회로.
  4. 달링톤구조로 접속된 적어도 하나의 제1 및 제2바이폴라 트랜지스터를 갖추고, 제1트랜지스터의 베이스에 입력신호가 공급되고, 제2트랜지스터의 콜렉터가 제1다이오드를 통해 전원에 연결되고, 신호가 제2트랜지스터의 에미터로부터 출력되는 바이폴라 트랜지스터회로와; 전원에 접속된 소스 및 백게이트와, 입력신호의 반전신호가 공급되는 게이트를 갖춘 제1PMOS트랜지스터; 제1PMOS트랜지스터의 드레인에 접속된 소스와, 제2트랜지스터의 베이스에 접속된 게이트 및, 접지된 백게이트를 갖춘 제1NMOS트랜지스터; 제1NMOS트랜지스터의 드레인에 접속된 소스와, 반전신호가 공급되는 게이트 및, 접지된 드레인 및 백게이트를 갖춘 제2NMOS트랜지스터 및; 제2트랜지스터의 베이스에 접속된 콜렉터와, 제1NMOS트랜지스터의 드레인에 접속된 베이스 및, 접지된 에미터를 갖춘 제3바이폴라 트랜지스터를 구비하여 구성된 것을 특징으로 하는 출력회로.
  5. 입력신호가 공급되는 게이트와, 다이오드를 통해 전원에 연결된 백게이트 및, 접지된 드레인을 갖춘 제1PMOS트랜지스터와; 제1PMOS트랜지스터의 소스에 접속된 베이스와, 다이오드를 통해 전원에 접속된 콜렉터를 갖추고, 신호가 에미터로부터 출력되는 바이폴라 트랜지스터 및; 다이오드를 통해 전원에 연결된 소스 및 백게이트와, 바이폴라 트랜지스터의 베이스에 연결된 드레인 및, 입력신호의 반전신호가 공급되는 게이트를 갖춘 제2PMOS트랜지스터를 구비하여 구성된 것을 특징으로 하는 출력회로.
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