JPH0536281A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0536281A JPH0536281A JP3192955A JP19295591A JPH0536281A JP H0536281 A JPH0536281 A JP H0536281A JP 3192955 A JP3192955 A JP 3192955A JP 19295591 A JP19295591 A JP 19295591A JP H0536281 A JPH0536281 A JP H0536281A
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- JP
- Japan
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- circuit
- bipolar transistor
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- switching circuit
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Abstract
(57)【要約】
【構成】 カレントミラー構成したバイポーラアンプの
活性化用電流源回路及び前記バイポーラアンプの入力側
バイポーラトランジスタのコレクタ負荷回路をＭＯＳト
ランジスタの直並列回路とし、前記ＭＯＳトランジスタ
の直並列回路の導通及び非道通により前記バイポーラア
ンプの出力側バイポーラトランジスタのコレクタ負荷に
流れる電流を制御する構成とする。 【効果】 同一ゲート段にてアンプ機能とデコ−ド機能
を持つことが可能である為、ゲート段数及びトランジス
タ数を低減でき、高速で低レイアウト面積（高集積）の
半導体集積装置が得られるという効果がある。
活性化用電流源回路及び前記バイポーラアンプの入力側
バイポーラトランジスタのコレクタ負荷回路をＭＯＳト
ランジスタの直並列回路とし、前記ＭＯＳトランジスタ
の直並列回路の導通及び非道通により前記バイポーラア
ンプの出力側バイポーラトランジスタのコレクタ負荷に
流れる電流を制御する構成とする。 【効果】 同一ゲート段にてアンプ機能とデコ−ド機能
を持つことが可能である為、ゲート段数及びトランジス
タ数を低減でき、高速で低レイアウト面積（高集積）の
半導体集積装置が得られるという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、特にバイポーラトラン
ジスタとＭＯＳトランジスタとを同一基板上に形成する
ＢＩＣＭＯＳプロセスを用いて作られた論理機能を含む
レベル増幅回路に関する。
ジスタとＭＯＳトランジスタとを同一基板上に形成する
ＢＩＣＭＯＳプロセスを用いて作られた論理機能を含む
レベル増幅回路に関する。
【０００２】
【従来の技術】ＥＣＬ入出力インタフェイスのＲＡＭに
おいて、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへ
のレベルアンプに加えて、メモリセル選択の為のデコー
ド機能、各種回路を制御する制御回路などが必要であ
る。
おいて、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへ
のレベルアンプに加えて、メモリセル選択の為のデコー
ド機能、各種回路を制御する制御回路などが必要であ
る。
【０００３】従来、図５に示す様なレベルアンプ回路を
用い、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへの
レベルアンプをした後ＣＭＯＳゲートもしくはＢＩＣＭ
ＯＳゲートを用いてデコード回路や制御回路を構成した
図４の様な回路が提案されている。図４に於てレベルア
ンプＬＡと論理部ＬＧは、別ゲート段より構成されてい
る。図５に於て入力信号は、カレントミラー構成された
ＮチャンネルＭＯＳトランジスタＮ1 ，Ｎ2 とＰチャン
ネルＭＯＳトランジスタ負荷Ｐ1 ，Ｐ2 とから構成され
るＣＭＯＳカレントミラー型増幅回路ＳＡ１と、Ｐチャ
ンネルＭＯＳトランジスタＰ3 とＮチャンネルＭＯＳト
ランジスタＮ3 ，Ｎ4 ，Ｎ5 及びＮＰＮバイポーラトラ
ンジスタＱ2 ，Ｑ3 とから構成されるＢＩＣＭＯＳイン
バータ型増幅回路ＳＡ２によりレベルアンプされる。ま
た、図５の従来回路は、論理機能は持たず単純なレベル
アンプ回路としてのみ機能する。従って、論理機能は、
レベルアンプ前にＥＣＬゲートによって実現するか、レ
ベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳゲー
トによって実現する必要がある。図４に示す従来例はレ
ベルアンプ後ＣＭＯＳゲートにより論理を組んだ場合で
ある。
用い、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへの
レベルアンプをした後ＣＭＯＳゲートもしくはＢＩＣＭ
ＯＳゲートを用いてデコード回路や制御回路を構成した
図４の様な回路が提案されている。図４に於てレベルア
ンプＬＡと論理部ＬＧは、別ゲート段より構成されてい
る。図５に於て入力信号は、カレントミラー構成された
ＮチャンネルＭＯＳトランジスタＮ1 ，Ｎ2 とＰチャン
ネルＭＯＳトランジスタ負荷Ｐ1 ，Ｐ2 とから構成され
るＣＭＯＳカレントミラー型増幅回路ＳＡ１と、Ｐチャ
ンネルＭＯＳトランジスタＰ3 とＮチャンネルＭＯＳト
ランジスタＮ3 ，Ｎ4 ，Ｎ5 及びＮＰＮバイポーラトラ
ンジスタＱ2 ，Ｑ3 とから構成されるＢＩＣＭＯＳイン
バータ型増幅回路ＳＡ２によりレベルアンプされる。ま
た、図５の従来回路は、論理機能は持たず単純なレベル
アンプ回路としてのみ機能する。従って、論理機能は、
レベルアンプ前にＥＣＬゲートによって実現するか、レ
ベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳゲー
トによって実現する必要がある。図４に示す従来例はレ
ベルアンプ後ＣＭＯＳゲートにより論理を組んだ場合で
ある。
【０００４】
【発明が解決しようとする課題】図４に示す従来例の様
にレベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳ
ゲートにより論理を組む場合には、遅延時間が増大する
という欠点があった。また、レベルアンプ前にＥＣＬゲ
ートによって論理を組む場合は、高速化は実現できる
が、消費電流が非常に大きくなるという欠点があった。
さらに図５に示す様な従来型レベルアンプを用いた場合
に於いては、ＮチャネルＭＯＳトランジスタが５個，Ｐ
チャネルＭＯＳトランジスタが３個，ＮＰＮバイポーラ
トランジスタが２個と計１０個のトランジスタが必要と
なり、非常にレイアウト面積が増大するという欠点があ
った。本発明は上記の様な問題点を解決するもので、高
速で且つ低レイアウト面積（高集積）の半導体集積装置
を提供することを目的とする。
にレベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳ
ゲートにより論理を組む場合には、遅延時間が増大する
という欠点があった。また、レベルアンプ前にＥＣＬゲ
ートによって論理を組む場合は、高速化は実現できる
が、消費電流が非常に大きくなるという欠点があった。
さらに図５に示す様な従来型レベルアンプを用いた場合
に於いては、ＮチャネルＭＯＳトランジスタが５個，Ｐ
チャネルＭＯＳトランジスタが３個，ＮＰＮバイポーラ
トランジスタが２個と計１０個のトランジスタが必要と
なり、非常にレイアウト面積が増大するという欠点があ
った。本発明は上記の様な問題点を解決するもので、高
速で且つ低レイアウト面積（高集積）の半導体集積装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】第一導電型のエミッタが
第一のノードにベースが第二のノードにコレクタが出力
端子に接続された第一のバイポーラトランジスタと、第
一の電源と出力端子間に接続された負荷回路と、第一導
電型のエミッタが第一のノードにベース及びコレクタが
第二のノードに接続された第二のバイポーラトランジス
タと、第二のノードと第一の電源間に設けられ前記第一
のバイポーラトランジスタのコレクタに流れ込む電流値
を切り替える第一の電流切り替え回路と、前記第一のノ
ードと前記第二の電源間に設けられ前記第一のバイポー
ラトランジスタのエミッタ電流値と前記第二のバイポー
ラトランジスタのエミッタ電流値を切り替える第二の電
流切り替え回路とを具備したことを特徴とする。
第一のノードにベースが第二のノードにコレクタが出力
端子に接続された第一のバイポーラトランジスタと、第
一の電源と出力端子間に接続された負荷回路と、第一導
電型のエミッタが第一のノードにベース及びコレクタが
第二のノードに接続された第二のバイポーラトランジス
タと、第二のノードと第一の電源間に設けられ前記第一
のバイポーラトランジスタのコレクタに流れ込む電流値
を切り替える第一の電流切り替え回路と、前記第一のノ
ードと前記第二の電源間に設けられ前記第一のバイポー
ラトランジスタのエミッタ電流値と前記第二のバイポー
ラトランジスタのエミッタ電流値を切り替える第二の電
流切り替え回路とを具備したことを特徴とする。
【０００６】前記記載の第一の電流切り替え回路が第二
導電型のＭＯＳトランジスタの直並列回路から成ること
を特徴とする。
導電型のＭＯＳトランジスタの直並列回路から成ること
を特徴とする。
【０００７】前記記載の第二の電流切り替え回路が第一
導電型のＭＯＳトランジスタの直並列回路から成ること
を特徴とする。
導電型のＭＯＳトランジスタの直並列回路から成ること
を特徴とする。
【０００８】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【０００９】図１は本発明の一実施例に係わる図であ
る。
る。
【００１０】図１実施例は、ＶＳＳとノードＮＯ１の間
に設けられたＮチャンネルＭＯＳトランジスタの直並列
回路からなる電流切り替え回路ＳＷＮと、ベースとコレ
クタがノードＮＯ２に接続されエミッタがノードＮＯ１
に接続されたＮＰＮバイポーラトランジスタＱ１と、コ
レクタが出力ＤＯにベースがノードＮＯ２にエミッタが
ノードＮＯ１に接続されＱ１とカレントミラー接続され
たＮＰＮバイポーラトランジスタＱ０と、ＶＤＤと出力
ＤＯ間に設けられた負荷回路Ｚと、ＶＤＤとノードＮＯ
２間に設けられたＰチャンネルＭＯＳトランジスタの直
並列回路から成る電流切り替え回路ＳＷＰとからから構
成されている。
に設けられたＮチャンネルＭＯＳトランジスタの直並列
回路からなる電流切り替え回路ＳＷＮと、ベースとコレ
クタがノードＮＯ２に接続されエミッタがノードＮＯ１
に接続されたＮＰＮバイポーラトランジスタＱ１と、コ
レクタが出力ＤＯにベースがノードＮＯ２にエミッタが
ノードＮＯ１に接続されＱ１とカレントミラー接続され
たＮＰＮバイポーラトランジスタＱ０と、ＶＤＤと出力
ＤＯ間に設けられた負荷回路Ｚと、ＶＤＤとノードＮＯ
２間に設けられたＰチャンネルＭＯＳトランジスタの直
並列回路から成る電流切り替え回路ＳＷＰとからから構
成されている。
【００１１】また、本実施例に於いてＳＷＮは、各々の
ゲートに入力信号ＩＮ１１〜ＩＮ１Ｋが入力されている
ＮチャンネルＭＯＳトランジスタＮ１１〜Ｎ１Ｋから成
る第一番目の直列回路から、入力信号ＩＮＩ１〜ＩＮＩ
Ｊが各々のゲートに入力されたＮチャンネルＭＯＳトラ
ンジスタＮＩ１〜ＮＩＪから成る第Ｉ番目の直列回路ま
でのＩ個の直列回路をＶＳＳとノードＮＯ１間に並列に
設けた構成となっている。
ゲートに入力信号ＩＮ１１〜ＩＮ１Ｋが入力されている
ＮチャンネルＭＯＳトランジスタＮ１１〜Ｎ１Ｋから成
る第一番目の直列回路から、入力信号ＩＮＩ１〜ＩＮＩ
Ｊが各々のゲートに入力されたＮチャンネルＭＯＳトラ
ンジスタＮＩ１〜ＮＩＪから成る第Ｉ番目の直列回路ま
でのＩ個の直列回路をＶＳＳとノードＮＯ１間に並列に
設けた構成となっている。
【００１２】さらに、本実施例に於いてＳＷＰは、各々
のゲートに入力信号ＩＰ１１〜ＩＰ１Ｌが入力されてい
るＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１Ｌから
成る第一番目の直列回路から、入力信号ＩＰＮ１〜ＩＰ
ＮＭが各々のゲートに入力されたＰチャンネルＭＯＳト
ランジスタＰＮ１〜ＰＮＭから成る第Ｎ番目の直列回路
までのＮ個の直列回路をＶＤＤとノードＮＯ２間に並列
に設けた構成となっている。
のゲートに入力信号ＩＰ１１〜ＩＰ１Ｌが入力されてい
るＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１Ｌから
成る第一番目の直列回路から、入力信号ＩＰＮ１〜ＩＰ
ＮＭが各々のゲートに入力されたＰチャンネルＭＯＳト
ランジスタＰＮ１〜ＰＮＭから成る第Ｎ番目の直列回路
までのＮ個の直列回路をＶＤＤとノードＮＯ２間に並列
に設けた構成となっている。
【００１３】動作を簡単に説明する。図１の電流切り替
え回路ＳＷＮに於いて、第一番目のＮチャンネルＭＯＳ
トランジスタの直列回路から第Ｉ番目のＮチャンネルＭ
ＯＳトランジスタの直列回路のどれか一つの直列回路が
導通すると（つまり第一番目の直列回路の場合で説明す
ると、ＮチャンネルＭＯＳトランジスタＮ１１〜Ｎ１Ｋ
のゲート入力信号ＩＮ１１〜ＩＮ１Ｋが全てハイとなる
と）バイポーラトランジスタＱ０，Ｑ１と負荷回路Ｚと
電流切り替え回路ＳＷＰとから成る増幅器が活性化され
る。この時、図１の電流切り替え回路ＳＷＰに於いて、
第一番目のＰチャンネルＭＯＳトランジスタの直列回路
から第Ｎ番目のＰチャンネルＭＯＳトランジスタの直列
回路のどれか一つの直列回路が導通すると（つまり第一
番目の直列回路の場合で説明すると、ＰチャンネルＭＯ
ＳトランジスタＰ１１〜Ｐ１Ｌのゲート入力信号ＩＰ１
１〜ＩＰ１Ｌが全てロウとなると）バイポーラトランジ
スタＱ１がオンする。Ｑ１がオンするとカレントミラー
接続されたＱ０がオンする。Ｑ０のオン抵抗と電流切り
替え回路ＳＷＮのオン抵抗の和をＺ１に較べて十分小さ
く設定しておくと、Ｑ０がオンした時、出力ＤＯはほぼ
ＶＳＳ電位に引き下げられる。逆に第一番目のＮチャン
ネルＭＯＳトランジスタの直列回路から第Ｉ番目のＮチ
ャンネルＭＯＳトランジスタの直列回路の何れも非導通
の場合、電流切り替え回路ＳＷＰが導通しているか非導
通かによらずバイポーラトランジスタＱ０及びＱ１がオ
フする。従って出力ＤＯは負荷回路ＺによりＶＤＤ電位
に引き上げられる。負荷回路Ｚ１としては、図２に示す
様なノーマリーオンのＰチャンネルＭＯＳトランジスタ
や図３に示す様な抵抗などが考えられる。
え回路ＳＷＮに於いて、第一番目のＮチャンネルＭＯＳ
トランジスタの直列回路から第Ｉ番目のＮチャンネルＭ
ＯＳトランジスタの直列回路のどれか一つの直列回路が
導通すると（つまり第一番目の直列回路の場合で説明す
ると、ＮチャンネルＭＯＳトランジスタＮ１１〜Ｎ１Ｋ
のゲート入力信号ＩＮ１１〜ＩＮ１Ｋが全てハイとなる
と）バイポーラトランジスタＱ０，Ｑ１と負荷回路Ｚと
電流切り替え回路ＳＷＰとから成る増幅器が活性化され
る。この時、図１の電流切り替え回路ＳＷＰに於いて、
第一番目のＰチャンネルＭＯＳトランジスタの直列回路
から第Ｎ番目のＰチャンネルＭＯＳトランジスタの直列
回路のどれか一つの直列回路が導通すると（つまり第一
番目の直列回路の場合で説明すると、ＰチャンネルＭＯ
ＳトランジスタＰ１１〜Ｐ１Ｌのゲート入力信号ＩＰ１
１〜ＩＰ１Ｌが全てロウとなると）バイポーラトランジ
スタＱ１がオンする。Ｑ１がオンするとカレントミラー
接続されたＱ０がオンする。Ｑ０のオン抵抗と電流切り
替え回路ＳＷＮのオン抵抗の和をＺ１に較べて十分小さ
く設定しておくと、Ｑ０がオンした時、出力ＤＯはほぼ
ＶＳＳ電位に引き下げられる。逆に第一番目のＮチャン
ネルＭＯＳトランジスタの直列回路から第Ｉ番目のＮチ
ャンネルＭＯＳトランジスタの直列回路の何れも非導通
の場合、電流切り替え回路ＳＷＰが導通しているか非導
通かによらずバイポーラトランジスタＱ０及びＱ１がオ
フする。従って出力ＤＯは負荷回路ＺによりＶＤＤ電位
に引き上げられる。負荷回路Ｚ１としては、図２に示す
様なノーマリーオンのＰチャンネルＭＯＳトランジスタ
や図３に示す様な抵抗などが考えられる。
【００１４】ここで、ＳＷＮの入力信号のハイレベルと
してはＶＳＳ＋ＶＴＨＮ（ＮチャンネルＭＯＳトランジ
スタのスレッショルド電圧）＋ＶＢＧ（バックゲイトバ
イアス電圧）が必要であり、その値としては通常ＶＳＳ
＋１．５Ｖ程度となる。また、ロウレベルとしてはＶＳ
Ｓ電位が必要である。つまり、１．５Ｖの入力信号振幅
があればＳＷＮの導通・非導通は制御できる。一方ＳＷ
Ｐの入力信号のハイレベルとしてはＶＤＤが必要であ
る。また、ロウレベルとしてはＶＤＤ−ＶＴＨＰ（Ｐチ
ャンネルＭＯＳトランジスタのスレッショルド電圧）−
ＶＢＧ（バックゲートバイアス電圧）が必要であり、そ
の値としては通常ＶＤＤ−１．５Ｖ程度となる。従って
ＳＷＰの導通・非導通はＳＷＮと同様１．５Ｖの入力信
号があれば制御できる。
してはＶＳＳ＋ＶＴＨＮ（ＮチャンネルＭＯＳトランジ
スタのスレッショルド電圧）＋ＶＢＧ（バックゲイトバ
イアス電圧）が必要であり、その値としては通常ＶＳＳ
＋１．５Ｖ程度となる。また、ロウレベルとしてはＶＳ
Ｓ電位が必要である。つまり、１．５Ｖの入力信号振幅
があればＳＷＮの導通・非導通は制御できる。一方ＳＷ
Ｐの入力信号のハイレベルとしてはＶＤＤが必要であ
る。また、ロウレベルとしてはＶＤＤ−ＶＴＨＰ（Ｐチ
ャンネルＭＯＳトランジスタのスレッショルド電圧）−
ＶＢＧ（バックゲートバイアス電圧）が必要であり、そ
の値としては通常ＶＤＤ−１．５Ｖ程度となる。従って
ＳＷＰの導通・非導通はＳＷＮと同様１．５Ｖの入力信
号があれば制御できる。
【００１５】以上本発明を実施例に基づき具体的に説明
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
【００１６】
【発明の効果】論理機能とレベルアンプ機能を同一ゲー
トで実現する構成とした為、ゲート段数及びトランジス
タ数を低減でき、高速で低レイアウト面積（高集積）の
半導体集積装置が得られるという効果がある。
トで実現する構成とした為、ゲート段数及びトランジス
タ数を低減でき、高速で低レイアウト面積（高集積）の
半導体集積装置が得られるという効果がある。
【図１】本発明の第一の実施例を示す図。
【図２】本発明の第一の実施例を示す図１中の負荷回路
Ｚ１の第一の実施例を示す図。
Ｚ１の第一の実施例を示す図。
【図３】本発明の第一の実施例を示す図１中の負荷回路
Ｚ１の第二の実施例を示す図。
Ｚ１の第二の実施例を示す図。
【図４】本発明に係わる第一の従来例を示す図。
【図５】本発明に係わる第一の従来例を示す図４中のレ
ベルアンプ回路ＬＡの一例を示す図。
ベルアンプ回路ＬＡの一例を示す図。
ＶＤＤ ・・・高電
圧側電源 ＶＳＳ ・・・低電
圧側電源 ＳＷＮ，ＳＷＰ ・・・電流
切り替え回路 ＩＮ１１，ＩＮ１Ｋ，ＩＮＩ１，ＩＮＩＪ ・・・電流
切り替え回路ＳＷＮの入力信号 ＩＰ１１，ＩＰ１Ｋ，ＩＰＩ１，ＩＰＩＪ ・・・電流
切り替え回路ＳＷＰ入力信号 Ｎ１１，Ｎ１Ｋ，ＮＩ１，ＮＩＪ ・・・電流
切り替え回路ＳＷＮを構成するＮチャンネルＭＯＳトラ
ンジスタ Ｐ１１，Ｐ１Ｋ，ＰＩ１，ＰＩＪ ・・・電流
切り替え回路ＳＷＰを構成するＰチャンネルＭＯＳトラ
ンジスタ ＮＯ１ ・・・第一
のノード ＮＯ２ ・・・第二の
ノード ＤＯ ・・・出力 Ｚ ・・・負荷
回路 Ｑ０，Ｑ１ ・・・カレントミラー構成ＮＰＮバ
イポーラトランジスタ ＰＬ ・・・ノーマリーオンＰチャンネル
ＭＯＳトランジスタ ＲＬ ・・・抵抗 ＬＡ ・・・レベルアンプ回路 ＬＧ ・・・ＣＭＯＳもしくはＢＩＣＭＯ
Ｓ論理回路 ＳＡ１ ・・・ＣＭＯＳカレントミラー型増
幅器 ＳＡ２ ・・・ＢＩＣＭＯＳインバータ型増
幅器 ＩＮＰＵＴ ・・・レベルアンプ入力信号 ＯＵＴＰＵＴ ・・・レベルアンプ出力信号 ＶＲＥＦ ・・・ＣＭＯＳカレントミラー型増
幅器の基準信号 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ ・・ＮチャンネルＭＯ
Ｓトランジスタ Ｐ１，Ｐ２，Ｐ３ ・・ＰチャンネルＭＯ
Ｓトランジスタ Ｑ４，Ｑ５ ・・・ＮＰＮバイポー
ラトランジスタ
圧側電源 ＶＳＳ ・・・低電
圧側電源 ＳＷＮ，ＳＷＰ ・・・電流
切り替え回路 ＩＮ１１，ＩＮ１Ｋ，ＩＮＩ１，ＩＮＩＪ ・・・電流
切り替え回路ＳＷＮの入力信号 ＩＰ１１，ＩＰ１Ｋ，ＩＰＩ１，ＩＰＩＪ ・・・電流
切り替え回路ＳＷＰ入力信号 Ｎ１１，Ｎ１Ｋ，ＮＩ１，ＮＩＪ ・・・電流
切り替え回路ＳＷＮを構成するＮチャンネルＭＯＳトラ
ンジスタ Ｐ１１，Ｐ１Ｋ，ＰＩ１，ＰＩＪ ・・・電流
切り替え回路ＳＷＰを構成するＰチャンネルＭＯＳトラ
ンジスタ ＮＯ１ ・・・第一
のノード ＮＯ２ ・・・第二の
ノード ＤＯ ・・・出力 Ｚ ・・・負荷
回路 Ｑ０，Ｑ１ ・・・カレントミラー構成ＮＰＮバ
イポーラトランジスタ ＰＬ ・・・ノーマリーオンＰチャンネル
ＭＯＳトランジスタ ＲＬ ・・・抵抗 ＬＡ ・・・レベルアンプ回路 ＬＧ ・・・ＣＭＯＳもしくはＢＩＣＭＯ
Ｓ論理回路 ＳＡ１ ・・・ＣＭＯＳカレントミラー型増
幅器 ＳＡ２ ・・・ＢＩＣＭＯＳインバータ型増
幅器 ＩＮＰＵＴ ・・・レベルアンプ入力信号 ＯＵＴＰＵＴ ・・・レベルアンプ出力信号 ＶＲＥＦ ・・・ＣＭＯＳカレントミラー型増
幅器の基準信号 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ ・・ＮチャンネルＭＯ
Ｓトランジスタ Ｐ１，Ｐ２，Ｐ３ ・・ＰチャンネルＭＯ
Ｓトランジスタ Ｑ４，Ｑ５ ・・・ＮＰＮバイポー
ラトランジスタ
Claims (3)
- 【請求項１】第一導電型のエミッタが第一のノードにベ
ースが第二のノードにコレクタが出力端子に接続された
第一のバイポーラトランジスタと、第一の電源と出力端
子間に接続された負荷回路と、第一導電型のエミッタが
第一のノードにベース及びコレクタが第二のノードに接
続された第二のバイポーラトランジスタと、第二のノー
ドと第一の電源間に設けられ前記第一のバイポーラトラ
ンジスタのコレクタに流れ込む電流値を切り替える第一
の電流切り替え回路と、前記第一のノードと前記第二の
電源間に設けられ前記第一のバイポーラトランジスタの
エミッタ電流値と前記第二のバイポーラトランジスタの
エミッタ電流値を切り替える第二の電流切り替え回路と
を具備したことを特徴とする半導体集積装置。 - 【請求項２】請求項１記載の第一の電流切り替え回路が
第二導電型のＭＯＳトランジスタの直並列回路から成る
ことを特徴とする請求項１記載の半導体集積装置。 - 【請求項３】請求項１記載の第二の電流切り替え回路が
第一導電型のＭＯＳトランジスタの直並列回路から成る
ことを特徴とする請求項１記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192955A JPH0536281A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192955A JPH0536281A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536281A true JPH0536281A (ja) | 1993-02-12 |
Family
ID=16299809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192955A Pending JPH0536281A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193657A (ja) * | 2007-01-10 | 2008-08-21 | Seiko Epson Corp | 遅延回路及び遅延回路を備えた電子機器 |
-
1991
- 1991-08-01 JP JP3192955A patent/JPH0536281A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193657A (ja) * | 2007-01-10 | 2008-08-21 | Seiko Epson Corp | 遅延回路及び遅延回路を備えた電子機器 |
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