JPH0536282A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH0536282A JPH0536282A JP3192956A JP19295691A JPH0536282A JP H0536282 A JPH0536282 A JP H0536282A JP 3192956 A JP3192956 A JP 3192956A JP 19295691 A JP19295691 A JP 19295691A JP H0536282 A JPH0536282 A JP H0536282A
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- 102100025746 SWI/SNF-related matrix-associated actin-dependent regulator of chromatin subfamily B member 1 Human genes 0.000 description 2
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Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【構成】カレントミラー構成したバイポーラアンプの電
流源回路をＭＯＳトランジスタの直並列回路とし、前記
ＭＯＳトランジスタの直並列回路の導通及び非道通によ
り前記カレントミラー構成されたバイポーラアンプの出
力側バイポーラトランジスタのコレクタ負荷に流れる電
流を制御する構成とする。 【効果】同一ゲート段にてアンプ機能とデコ−ド機能を
持つことが可能である為、ゲート段数及びトランジスタ
数を低減でき、高速で低レイアウト面積（高集積）の半
導体集積装置が得られるという効果がある。
流源回路をＭＯＳトランジスタの直並列回路とし、前記
ＭＯＳトランジスタの直並列回路の導通及び非道通によ
り前記カレントミラー構成されたバイポーラアンプの出
力側バイポーラトランジスタのコレクタ負荷に流れる電
流を制御する構成とする。 【効果】同一ゲート段にてアンプ機能とデコ−ド機能を
持つことが可能である為、ゲート段数及びトランジスタ
数を低減でき、高速で低レイアウト面積（高集積）の半
導体集積装置が得られるという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、特にバイポーラトラン
ジスタとＭＯＳトランジスタとを同一基板上に形成する
ＢＩＣＭＯＳプロセスを用いて作られた論理機能を含む
レベル増幅回路に関する。
ジスタとＭＯＳトランジスタとを同一基板上に形成する
ＢＩＣＭＯＳプロセスを用いて作られた論理機能を含む
レベル増幅回路に関する。
【０００２】
【従来の技術】ＥＣＬ入出力インタフェイスのＲＡＭに
おいて、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへ
のレベルアンプに加えて、メモリセル選択の為のデコー
ド機能、各種回路を制御する制御回路などが必要であ
る。
おいて、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへ
のレベルアンプに加えて、メモリセル選択の為のデコー
ド機能、各種回路を制御する制御回路などが必要であ
る。
【０００３】従来、図６に示す様なレベルアンプ回路を
用い、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへの
レベルアンプをした後ＣＭＯＳゲートもしくはＢＩＣＭ
ＯＳゲートを用いてデコード回路や制御回路を構成した
図５の様な回路が提案されている。図５に於てレベルア
ンプＬＡと論理部ＬＧは、別ゲート段より構成されてい
る。図６に於て入力信号は、カレントミラー構成された
ＮチャンネルＭＯＳトランジスタＮ1 ，Ｎ2 とＰチャン
ネルＭＯＳトランジスタ負荷Ｐ1 ，Ｐ2 とから構成され
るＣＭＯＳカレントミラー型増幅回路ＳＡ１と、Ｐチャ
ンネルＭＯＳトランジスタＰ3 とＮチャンネルＭＯＳト
ランジスタＮ3 ，Ｎ4 ，Ｎ5 及びＮＰＮバイポーラトラ
ンジスタＱ2 ，Ｑ3 とから構成されるＢＩＣＭＯＳイン
バータ型増幅回路ＳＡ２によりレベルアンプされる。ま
た、図６の従来回路は、論理機能は持たず単純なレベル
アンプ回路としてのみ機能する。従って、論理機能は、
レベルアンプ前にＥＣＬゲートによって実現するか、レ
ベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳゲー
トによって実現する必要がある。図５に示す従来例はレ
ベルアンプ後ＣＭＯＳゲートにより論理を組んだ場合で
ある。
用い、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへの
レベルアンプをした後ＣＭＯＳゲートもしくはＢＩＣＭ
ＯＳゲートを用いてデコード回路や制御回路を構成した
図５の様な回路が提案されている。図５に於てレベルア
ンプＬＡと論理部ＬＧは、別ゲート段より構成されてい
る。図６に於て入力信号は、カレントミラー構成された
ＮチャンネルＭＯＳトランジスタＮ1 ，Ｎ2 とＰチャン
ネルＭＯＳトランジスタ負荷Ｐ1 ，Ｐ2 とから構成され
るＣＭＯＳカレントミラー型増幅回路ＳＡ１と、Ｐチャ
ンネルＭＯＳトランジスタＰ3 とＮチャンネルＭＯＳト
ランジスタＮ3 ，Ｎ4 ，Ｎ5 及びＮＰＮバイポーラトラ
ンジスタＱ2 ，Ｑ3 とから構成されるＢＩＣＭＯＳイン
バータ型増幅回路ＳＡ２によりレベルアンプされる。ま
た、図６の従来回路は、論理機能は持たず単純なレベル
アンプ回路としてのみ機能する。従って、論理機能は、
レベルアンプ前にＥＣＬゲートによって実現するか、レ
ベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳゲー
トによって実現する必要がある。図５に示す従来例はレ
ベルアンプ後ＣＭＯＳゲートにより論理を組んだ場合で
ある。
【０００４】
【発明が解決しようとする課題】図５に示す従来例の様
にレベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳ
ゲートにより論理を組む場合には、遅延時間が増大する
という欠点があった。また、レベルアンプ前にＥＣＬゲ
ートによって論理を組む場合は、高速化は実現できる
が、消費電流が非常に大きくなるという欠点があった。
さらに図６に示す様な従来型レベルアンプを用いた場合
に於いては、ＮチャネルＭＯＳトランジスタが５個，Ｐ
チャネルＭＯＳトランジスタが３個，ＮＰＮバイポーラ
トランジスタが２個と計１０個のトランジスタが必要と
なり、非常にレイアウト面積が増大するという欠点があ
った。本発明は上記の様な問題点を解決するもので、高
速で且つ低レイアウト面積（高集積）の半導体集積装置
を提供することを目的とする。
にレベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳ
ゲートにより論理を組む場合には、遅延時間が増大する
という欠点があった。また、レベルアンプ前にＥＣＬゲ
ートによって論理を組む場合は、高速化は実現できる
が、消費電流が非常に大きくなるという欠点があった。
さらに図６に示す様な従来型レベルアンプを用いた場合
に於いては、ＮチャネルＭＯＳトランジスタが５個，Ｐ
チャネルＭＯＳトランジスタが３個，ＮＰＮバイポーラ
トランジスタが２個と計１０個のトランジスタが必要と
なり、非常にレイアウト面積が増大するという欠点があ
った。本発明は上記の様な問題点を解決するもので、高
速で且つ低レイアウト面積（高集積）の半導体集積装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】第一導電型のエミッタが
第一のノードにベースが第二のノードにコレクタが出力
端子に接続された第一のバイポーラトランジスタと、第
一の電源と出力端子間に接続された第一の負荷回路と、
第一導電型のエミッタが第一のノードにベース及びコレ
クタが第二のノードに接続された第二のバイポーラトラ
ンジスタと、第二のノードと第一の電源間に設けられ前
記第一のバイポーラトランジスタのコレクタに流れ込む
電流値を設定する第二の負荷回路と、前記第一のノード
と前記第二の電源間に設けられ前記第一のバイポーラト
ランジスタのエミッタ電流値と前記第二のバイポーラト
ランジスタのエミッタ電流値を切り替える電流切り替え
回路とを具備したことを特徴とする。
第一のノードにベースが第二のノードにコレクタが出力
端子に接続された第一のバイポーラトランジスタと、第
一の電源と出力端子間に接続された第一の負荷回路と、
第一導電型のエミッタが第一のノードにベース及びコレ
クタが第二のノードに接続された第二のバイポーラトラ
ンジスタと、第二のノードと第一の電源間に設けられ前
記第一のバイポーラトランジスタのコレクタに流れ込む
電流値を設定する第二の負荷回路と、前記第一のノード
と前記第二の電源間に設けられ前記第一のバイポーラト
ランジスタのエミッタ電流値と前記第二のバイポーラト
ランジスタのエミッタ電流値を切り替える電流切り替え
回路とを具備したことを特徴とする。
【０００６】前記記載の電流切り替え回路が第一導電型
ＭＯＳトランジスタの直並列回路から成ることを特徴と
する。
ＭＯＳトランジスタの直並列回路から成ることを特徴と
する。
【０００７】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【０００８】図１は本発明の一実施例に係わる図であ
る。
る。
【０００９】図１実施例は、ＶＳＳとノードＮＯ２の間
に設けられたＮチャンネルＭＯＳトランジスタの直並列
回路からなる電流切り替え回路ＳＷＮと、ベースとコレ
クタがノードＮＯ１に接続されエミッタがノードＮＯ２
に接続されたＮＰＮバイポーラトランジスタＱ１と、コ
レクタが出力ＤＯにベースがノードＮＯ１にエミッタが
ノードＮＯ２に接続されＱ１とカレントミラー接続され
たＮＰＮバイポーラトランジスタＱ０と、ＶＤＤと出力
ＤＯ間に設けられた負荷回路Ｚ１と、ＶＤＤとノードＮ
Ｏ１間に設けられゲートがＶＳＳにソースがＶＤＤにド
レインがノードＮＯ１に接続されたＰチャンネルＭＯＳ
トランジスタＰ０から構成されている。また、本実施例
に於いてＳＷＮは、各々のゲートに入力信号ＩＮ１１〜
ＩＮ１Ｋが入力されているＮチャンネルＭＯＳトランジ
スタＮ１１〜Ｎ１Ｋから成る第一番目の直列回路から、
入力信号ＩＮＩ１〜ＩＮＩＪが各々のゲートに入力され
たＮチャンネルＭＯＳトランジスタＮＩ１〜ＮＩＪから
成る第Ｉ番目の直列回路までのＩ個の直列回路をＶＳＳ
とノードＮＯ２間に並列に設けた構成となっている。
に設けられたＮチャンネルＭＯＳトランジスタの直並列
回路からなる電流切り替え回路ＳＷＮと、ベースとコレ
クタがノードＮＯ１に接続されエミッタがノードＮＯ２
に接続されたＮＰＮバイポーラトランジスタＱ１と、コ
レクタが出力ＤＯにベースがノードＮＯ１にエミッタが
ノードＮＯ２に接続されＱ１とカレントミラー接続され
たＮＰＮバイポーラトランジスタＱ０と、ＶＤＤと出力
ＤＯ間に設けられた負荷回路Ｚ１と、ＶＤＤとノードＮ
Ｏ１間に設けられゲートがＶＳＳにソースがＶＤＤにド
レインがノードＮＯ１に接続されたＰチャンネルＭＯＳ
トランジスタＰ０から構成されている。また、本実施例
に於いてＳＷＮは、各々のゲートに入力信号ＩＮ１１〜
ＩＮ１Ｋが入力されているＮチャンネルＭＯＳトランジ
スタＮ１１〜Ｎ１Ｋから成る第一番目の直列回路から、
入力信号ＩＮＩ１〜ＩＮＩＪが各々のゲートに入力され
たＮチャンネルＭＯＳトランジスタＮＩ１〜ＮＩＪから
成る第Ｉ番目の直列回路までのＩ個の直列回路をＶＳＳ
とノードＮＯ２間に並列に設けた構成となっている。
【００１０】動作を簡単に説明する。図１の電流切り替
え回路ＳＷＮに於いて、第一番目の直列回路から第Ｉ番
目の直列回路のどれか一つの直列回路が導通すると（つ
まり第一番目の直列回路の場合で説明すると、Ｎチャン
ネルＭＯＳトランジスタＮ１１〜Ｎ１Ｋのゲート入力信
号ＩＮ１１〜ＩＮ１Ｋが全てハイとなると）Ｑ１がオン
する。Ｑ１がオンするとカレントミラー接続されたＱ０
がオンする。Ｑ０のオン抵抗をＺ１に較べて十分小さく
設定しておくと、Ｑ０がオンした時、出力ＤＯはほぼＶ
ＳＳ電位に引き下げられる。逆に、第一番目の直列回路
から第Ｉ番目の直列回路の全てが非導通の場合Ｑ１がオ
フする。Ｑ１がオフするとカレントミラー接続されたＱ
０がオフする。従って出力ＤＯはＺ１を介してＶＤＤ電
位まで立ち上げられる。負荷回路Ｚ１としては、図２に
示す様なノーマリーオンのＰチャンネルＭＯＳトランジ
スタや図３に示す様な抵抗などが考えられる。
え回路ＳＷＮに於いて、第一番目の直列回路から第Ｉ番
目の直列回路のどれか一つの直列回路が導通すると（つ
まり第一番目の直列回路の場合で説明すると、Ｎチャン
ネルＭＯＳトランジスタＮ１１〜Ｎ１Ｋのゲート入力信
号ＩＮ１１〜ＩＮ１Ｋが全てハイとなると）Ｑ１がオン
する。Ｑ１がオンするとカレントミラー接続されたＱ０
がオンする。Ｑ０のオン抵抗をＺ１に較べて十分小さく
設定しておくと、Ｑ０がオンした時、出力ＤＯはほぼＶ
ＳＳ電位に引き下げられる。逆に、第一番目の直列回路
から第Ｉ番目の直列回路の全てが非導通の場合Ｑ１がオ
フする。Ｑ１がオフするとカレントミラー接続されたＱ
０がオフする。従って出力ＤＯはＺ１を介してＶＤＤ電
位まで立ち上げられる。負荷回路Ｚ１としては、図２に
示す様なノーマリーオンのＰチャンネルＭＯＳトランジ
スタや図３に示す様な抵抗などが考えられる。
【００１１】ここで、入力信号のハイレベルとしてはＶ
ＳＳ＋ＶＴＨＮ（Ｎチャンネルトランジスタのスレッシ
ョルド電圧）＋ＶＢＧ（バックゲイトバイアス電圧）が
必要であり、その値としては通常ＶＳＳ＋１．５Ｖ程度
となる。またロウレベルとしてはＶＳＳ電位が必要であ
る。つまりＳＷＮの入力振幅としては１．５Ｖあれば十
分であることを意味する。
ＳＳ＋ＶＴＨＮ（Ｎチャンネルトランジスタのスレッシ
ョルド電圧）＋ＶＢＧ（バックゲイトバイアス電圧）が
必要であり、その値としては通常ＶＳＳ＋１．５Ｖ程度
となる。またロウレベルとしてはＶＳＳ電位が必要であ
る。つまりＳＷＮの入力振幅としては１．５Ｖあれば十
分であることを意味する。
【００１２】図４実施例では、ＶＤＤとノードＮＯ４の
間に設けられたＰチャンネルＭＯＳトランジスタの直並
列回路からなる電流切り替え回路ＳＷＰと、ベースとコ
レクタがノードＮＯ３に接続されエミッタがノードＮＯ
４に接続されたＰＮＰバイポーラトランジスタＱ３と、
コレクタが出力ＤＯにベースがノードＮＯ３にエミッタ
がノード４に接続されＱ３とカレントミラー接続された
ＰＮＰバイポーラトランジスタＱ２と、ＶＳＳと出力Ｄ
Ｏ間に設けられた負荷回路Ｚ２と、ＶＳＳとノードＮＯ
３間に設けられゲートがＶＤＤにソースがＶＳＳにドレ
インがノードＮＯ３に接続されたＮチャンネルＭＯＳト
ランジスタＮ０から構成されている。
間に設けられたＰチャンネルＭＯＳトランジスタの直並
列回路からなる電流切り替え回路ＳＷＰと、ベースとコ
レクタがノードＮＯ３に接続されエミッタがノードＮＯ
４に接続されたＰＮＰバイポーラトランジスタＱ３と、
コレクタが出力ＤＯにベースがノードＮＯ３にエミッタ
がノード４に接続されＱ３とカレントミラー接続された
ＰＮＰバイポーラトランジスタＱ２と、ＶＳＳと出力Ｄ
Ｏ間に設けられた負荷回路Ｚ２と、ＶＳＳとノードＮＯ
３間に設けられゲートがＶＤＤにソースがＶＳＳにドレ
インがノードＮＯ３に接続されたＮチャンネルＭＯＳト
ランジスタＮ０から構成されている。
【００１３】また、本実施例に於いてＳＷＰは、各々の
ゲートに入力信号ＩＰ１１〜ＩＰ１Ｋが入力されている
ＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１Ｋから成
る第一番目の直列回路から、入力信号ＩＰＩ１〜ＩＰＩ
Ｊが各々のゲートに入力されたＰチャンネルＭＯＳトラ
ンジスタＰＩ１〜ＰＩＪから成る第Ｉ番目の直列回路ま
でのＩ個の直列回路をＶＤＤとＮＯ４間に並列に設けた
構成となっている。
ゲートに入力信号ＩＰ１１〜ＩＰ１Ｋが入力されている
ＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１Ｋから成
る第一番目の直列回路から、入力信号ＩＰＩ１〜ＩＰＩ
Ｊが各々のゲートに入力されたＰチャンネルＭＯＳトラ
ンジスタＰＩ１〜ＰＩＪから成る第Ｉ番目の直列回路ま
でのＩ個の直列回路をＶＤＤとＮＯ４間に並列に設けた
構成となっている。
【００１４】動作を簡単に説明する。図４の電流切り替
え回路ＳＷＰに於いて、第一番目の直列回路から第Ｉ番
目の直列回路のどれか一つの直列回路が導通すると（つ
まり第一番目の直列回路の場合で説明すると、Ｐチャン
ネルＭＯＳトランジスタＰ１１〜Ｐ１Ｋのゲート入力信
号ＩＰ１１〜ＩＰ１Ｋが全てロウとなるとＱ３がオンす
る。Ｑ３がオンするとカレントミラー接続されたＱ２が
オンする。Ｑ２のオン抵抗をＺ２に較べて十分小さく設
定しておくと、Ｑ２がオンした時、出力ＤＯはほぼＶＤ
Ｄ電位に引き上げられる。逆に、第一番目の直列回路か
ら第Ｉ番目の直列回路の全てが非導通の場合Ｑ３がオフ
する。Ｑ３がオフするとカレントミラー接続されたＱ２
がオフする。従って出力ＤＯはＺ２を介してＶＳＳ電位
まで立ち下げられる。ここで、入力信号のロウレベルと
してはＶＤＤ−ＶＴＨＰ（Ｐチャンネルトランジスタの
スレッショルド電圧）−ＶＢＧ（バックゲートバイアス
電圧）が必要であり、その値としては通常ＶＤＤ−１．
５Ｖ程度となる。つまりＳＷＰの入力振幅としては１．
５Ｖあれば十分であることを意味する。
え回路ＳＷＰに於いて、第一番目の直列回路から第Ｉ番
目の直列回路のどれか一つの直列回路が導通すると（つ
まり第一番目の直列回路の場合で説明すると、Ｐチャン
ネルＭＯＳトランジスタＰ１１〜Ｐ１Ｋのゲート入力信
号ＩＰ１１〜ＩＰ１Ｋが全てロウとなるとＱ３がオンす
る。Ｑ３がオンするとカレントミラー接続されたＱ２が
オンする。Ｑ２のオン抵抗をＺ２に較べて十分小さく設
定しておくと、Ｑ２がオンした時、出力ＤＯはほぼＶＤ
Ｄ電位に引き上げられる。逆に、第一番目の直列回路か
ら第Ｉ番目の直列回路の全てが非導通の場合Ｑ３がオフ
する。Ｑ３がオフするとカレントミラー接続されたＱ２
がオフする。従って出力ＤＯはＺ２を介してＶＳＳ電位
まで立ち下げられる。ここで、入力信号のロウレベルと
してはＶＤＤ−ＶＴＨＰ（Ｐチャンネルトランジスタの
スレッショルド電圧）−ＶＢＧ（バックゲートバイアス
電圧）が必要であり、その値としては通常ＶＤＤ−１．
５Ｖ程度となる。つまりＳＷＰの入力振幅としては１．
５Ｖあれば十分であることを意味する。
【００１５】以上本発明を実施例に基づき具体的に説明
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
【００１６】
【発明の効果】論理機能とレベルアンプ機能を同一ゲー
トで実現する構成とした為、ゲート段数及びトランジス
タ数を低減でき、高速で低レイアウト面積（高集積）の
半導体集積装置が得られるという効果がある。
トで実現する構成とした為、ゲート段数及びトランジス
タ数を低減でき、高速で低レイアウト面積（高集積）の
半導体集積装置が得られるという効果がある。
【図１】本発明の第一の実施例を示す図。
【図２】本発明の第一の実施例を示す図１中の負荷回路
Ｚ１の第一の実施例を示す図。
Ｚ１の第一の実施例を示す図。
【図３】本発明の第一の実施例を示す図１中の負荷回路
Ｚ１の第二の実施例を示す図。
Ｚ１の第二の実施例を示す図。
【図４】本発明の第二の実施例を示す図。
【図５】本発明に係わる第一の従来例を示す図。
【図６】本発明に係わる第一の従来例を示す図５中のレ
ベルアンプ回路ＬＡの一例を示す図。
ベルアンプ回路ＬＡの一例を示す図。
ＶＤＤ ・・・高電
圧側電源。 ＶＳＳ ・・・低電
圧側電源。 ＩＮ１１，ＩＮ１Ｋ，ＩＮＩ１，ＩＮＩＪ ＩＰ１１，ＩＰ１Ｋ，ＩＰＩ１，ＩＰＩＪ ・・・電流
切り替え回路入力信号。 Ｎ１１，Ｎ１Ｋ，ＮＩ１，ＮＩＪ ・・・電流
切り替え回路を構成するＮチャンネルＭＯＳトランジス
タ。 Ｐ１１，Ｐ１Ｋ，ＰＩ１，ＰＩＪ ・・・電流
切り替え回路を構成するＰチャンネルＭＯＳトランジス
タ。 ＳＷＮ，ＳＷＰ ・・・電流
切り替え回路。 ＮＯ１ ・・・第一
のノード。 ＮＯ２ ・・・第二の
ノード。 ＮＯ３ ・・・第三
のノード。 ＮＯ４ ・・・第四の
ノード。 ＤＯ ・・・出
力。 Ｚ１，Ｚ２ ・・・負荷
回路。 Ｑ０，Ｑ１ ・・・カレントミラー構成ＮＰＮバイ
ポーラトランジスタ。 Ｑ２，Ｑ３ ・・・カレントミラー構成ＰＮＰバイ
ポーラトランジスタ。 ＰＬ ・・・ノーマリーオンＰチャンネルＭ
ＯＳトランジスタ。 ＲＬ ・・・抵抗。 ＬＡ ・・・レベルアンプ回路。 ＬＧ ・・・ＣＭＯＳもしくはＢＩＣＭＯＳ
論理回路。 ＳＡ１ ・・・ＣＭＯＳカレントミラー型増幅
器。 ＳＡ２ ・・・ＢＩＣＭＯＳインバータ型増幅
器。 ＩＮＰＵＴ ・・・レベルアンプ入力信号。 ＯＵＴＰＵＴ ・・・レベルアンプ出力信号。 ＶＲＥＦ ・・・ＣＭＯＳカレントミラー型増幅
器の基準信号。 Ｎ０，Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ ・・Ｎチャンネ
ルＭＯＳトランジスタ。 Ｐ０，Ｐ１，Ｐ２，Ｐ３ ・・Ｐチャンネ
ルＭＯＳトランジスタ。 Ｑ４，Ｑ５ ・・・ＮＰＮバイポー
ラトランジスタ。
圧側電源。 ＶＳＳ ・・・低電
圧側電源。 ＩＮ１１，ＩＮ１Ｋ，ＩＮＩ１，ＩＮＩＪ ＩＰ１１，ＩＰ１Ｋ，ＩＰＩ１，ＩＰＩＪ ・・・電流
切り替え回路入力信号。 Ｎ１１，Ｎ１Ｋ，ＮＩ１，ＮＩＪ ・・・電流
切り替え回路を構成するＮチャンネルＭＯＳトランジス
タ。 Ｐ１１，Ｐ１Ｋ，ＰＩ１，ＰＩＪ ・・・電流
切り替え回路を構成するＰチャンネルＭＯＳトランジス
タ。 ＳＷＮ，ＳＷＰ ・・・電流
切り替え回路。 ＮＯ１ ・・・第一
のノード。 ＮＯ２ ・・・第二の
ノード。 ＮＯ３ ・・・第三
のノード。 ＮＯ４ ・・・第四の
ノード。 ＤＯ ・・・出
力。 Ｚ１，Ｚ２ ・・・負荷
回路。 Ｑ０，Ｑ１ ・・・カレントミラー構成ＮＰＮバイ
ポーラトランジスタ。 Ｑ２，Ｑ３ ・・・カレントミラー構成ＰＮＰバイ
ポーラトランジスタ。 ＰＬ ・・・ノーマリーオンＰチャンネルＭ
ＯＳトランジスタ。 ＲＬ ・・・抵抗。 ＬＡ ・・・レベルアンプ回路。 ＬＧ ・・・ＣＭＯＳもしくはＢＩＣＭＯＳ
論理回路。 ＳＡ１ ・・・ＣＭＯＳカレントミラー型増幅
器。 ＳＡ２ ・・・ＢＩＣＭＯＳインバータ型増幅
器。 ＩＮＰＵＴ ・・・レベルアンプ入力信号。 ＯＵＴＰＵＴ ・・・レベルアンプ出力信号。 ＶＲＥＦ ・・・ＣＭＯＳカレントミラー型増幅
器の基準信号。 Ｎ０，Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ ・・Ｎチャンネ
ルＭＯＳトランジスタ。 Ｐ０，Ｐ１，Ｐ２，Ｐ３ ・・Ｐチャンネ
ルＭＯＳトランジスタ。 Ｑ４，Ｑ５ ・・・ＮＰＮバイポー
ラトランジスタ。
Claims (2)
- 【請求項１】第一導電型のエミッタが第一のノードにベ
ースが第二のノードにコレクタが出力端子に接続された
第一のバイポーラトランジスタと、第一の電源と出力端
子間に接続された第一の負荷回路と、第一導電型のエミ
ッタが第一のノードにベース及びコレクタが第二のノー
ドに接続された第二のバイポーラトランジスタと、第二
のノードと第一の電源間に設けられ前記第一のバイポー
ラトランジスタのコレクタに流れ込む電流値を設定する
第二の負荷回路と、前記第一のノードと前記第二の電源
間に設けられ前記第一のバイポーラトランジスタのエミ
ッタ電流値と前記第二のバイポーラトランジスタのエミ
ッタ電流値を切り替える電流切り替え回路とを具備した
ことを特徴とする半導体集積装置。 - 【請求項２】電流切り替え回路が第一導電型のＭＯＳト
ランジスタの直並列回路から成ることを特徴とする請求
項１記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192956A JPH0536282A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192956A JPH0536282A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536282A true JPH0536282A (ja) | 1993-02-12 |
Family
ID=16299828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192956A Pending JPH0536282A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536282A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225552B1 (en) * | 1996-07-24 | 2001-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Planar solar cell array and production method of the same |
-
1991
- 1991-08-01 JP JP3192956A patent/JPH0536282A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225552B1 (en) * | 1996-07-24 | 2001-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Planar solar cell array and production method of the same |
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