KR860003712A - 논리게이트 회로 - Google Patents

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KR860003712A
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야마모도 다꾸마
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Abstract

내용 없음

Description

논리 게이트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예의 논리게이트 회로의 원리를 나타내는 개통도.
제2도는 제3도에 보인 회로의 동작을 설명하는 도표.
제3도는 본 발명의 일실시예의 회로도.

Claims (10)

  1. 입력신호가 제1레벨(H 레벨)에 있을 때 차단되며 또한 상기 입력신호가 제2레벨(L 레벨)에 있을 때 온되는 에미터 접지형 스위칭 트랜지스터와, 상기 스위칭 트랜지스터의 콜렉터에 연결되는 능동부하회로와, 상기 스위칭 트랜지스터의 베이스 부분에 삽입되어 상기 스위칭 트랜지스터에 연결된 출력전압의 제2레벨과 제1레벨에 반응하여 온 또는 오프되는 제어 MIS 트랜지스터 수단과, 그리고 상기 제어 MIS 트랜지스터 수단과 직렬로 연결되어 상기 입력신호가 제1레벨(H)과 제2레벨(L)에 있을 때 온 및 오프되는 입력 트랜지스터 수단을 포함하는 것이 특징인 논리게이트 회로.
  2. 제1항에서, 제1전원(VH) 및 제2전원 (VL)을 더 포함하되, 그리고 상기 제1전원에 연결되는 드레인을 제공하는 것이 특징인 논리게이트 회로.
  3. 제2항에서, 상기 능동회로는 P채널 MIS 트랜지스터(Q2)와 출력단자 사이에 NPN 트랜지스터(Q9)을 더 포함하는 것이 특징인 논리게이트 회로.
  4. 제2항 또는 제3항에서, 출력단자는 다음 단 게이트의 입력단자에 연결되며 상기 다음 단게이트의 상기 입력단자는 고입력 임피던스인 것이 특징인 논리게이트 회로.
  5. 제1항에서, 제1전원(VH)의 제2전원(VL)을 더 포함하되, 상기 스위칭 트랜지스터(Q5)는 PNP형 바이폴라 트랜지스터로서 상기 스위칭 트랜지스터의 에미터는 상기 제1전원에 연결되며, 상기 스위칭 트랜지스터의 콜렉터는 출력단자에 연결되며, 상기 능동부하회로는 N채널 MIS 트랜지스터(Q6)로서, 상기MIS 트랜지스터의 소오스는 상기 제2전원에 연결되며, 상기 스위칭 트랜지스터(Q1)은 NPS형 바이폴라 트랜지스터이고, 상기 스위칭 트랜지스터의 에미터는 상기 제2전원에 연결되며, 상기 스위칭 트랜지스터의 콜렉터는 출력단에 연결되며, 상기 능동부하로는 P채널 MIS 트랜지스터(Q2)로서, 상기 MIS 트랜지스터의 소오스는 상기 제1전원에 연결되며, 상기 MIS 트랜지스터의 드레인은 상기 출력단자에 연결되며, 그리고 상기 MIS 트랜지스터의 게이트는 입력단자에 연결되며, 상기 제어 MIS 트랜지스터는 N채널MIS 트랜지스터(Q4)로서, 상기 N채널 MIS 트랜지스터의 소오스는 상기 스위칭 트랜지스터의 베이스에 연결되며, 상기 N채널 MIS 트랜지스터의 게이트는 출력단자에 연결되며, 그리고 상기 입력트랜지스터는 P채널 MIS 트랜지스터(Q3)로서, 상기 P채널 MIS 트랜지스터는 상기 MIS 트랜지스터의 드레인에 연결되는 소오스, 상기 입력단자에 연결되는 게이트 상기 MIS 트랜지스터의 드레인은 상기 출력단자에 연결되며, 그리고 상기 MIS 트랜지스터의 게이트 입력단자에 연결되며, 상기 제어 MIS 트랜지스터는 P채널 MIS 트랜지스터(Q8)로서, 상기 P채널 MIS 트랜지스터의 소오스는 상기 스위칭 트랜지스터의 베이스에 연결되며, 상기 P채널 MIS 트랜지스터의 게이트는 출력단자에 연결되며 그라고 상기 입력 트랜지스터는 P채널 MIS 트랜지스터(Q7)으로서, 상기 P채널 MIS 트랜지스터는 상기 P채널 MIS 트랜지스터(Q8)의 드레인에 연결되는 소오스, 상기 입력단에 연결되는 게이트 그리고 상기 제2전원에 연결되는 드레인을 제공하는 것이 특징인 논리 게이트 회로.
  6. 제5항에서, 상기 능동부하 회로는 상기 N채널 MIS 트랜지스터(Q6)와 출력단자간에 연결되는 PNP트랜지스터(Q11)을 포함하는 것이 특징인 논리게이트 회로.
  7. 제5항 또는 6항에서 출력단자 다음 단게이트의 입력단에 연결되며, 상기 다음 단게이트이 상기 입력단자는 고임피던스 입력인 것이 특징인 논리게이트 회로.
  8. 제1전원(VH)와 제2전원(VL)에 제각기 연결된 에미터를 각각 가지며 또한 공통 출력단자에 연결되는 콜렉터를 각각 갖는 NPN트랜지스터(Q1) 및 PNP트랜지스터(Q5)와, 상기 NPN트랜지스터(Q1)의 베이스와 상기 제1전원(VH)사이에 직렬로 연결되는 제1 및 제1 N채널 MIS 트랜지스터 수단(Q7, Q8)와, 상기 PNP 트랜지스터(Q5)의 베이스와 상기 제2전원(VL)사이에 직렬로 연결된 제1 및 제2 PNP트랜지스터 수단(Q3, Q3)를 포함하며, 상기 제1 N채널 MIS트랜지스터(Q8)과 상기 제1 P채널 MIS트랜지스터수단(Q4)는 출력신호에 의해 온 및 오프되며, 상기 제2 N채널 MIS트랜지스터수단(Q7)과 상기 제2 P채널MIS트랜지스터수단(Q3)는 상기 입력신호에 의해 온 및 오프되는 것이 특징인 닏리게이트 회로.
  9. 제1항에서, 상기 풀업회로는 병렬로 연결된 다수의 고양형 트랜지스터들(2a, 2b………2n)에 의해 형성되며, 상기 스위칭회로 A는 직렬로 연결된 다수의 고양형 트랜지스터들(3a, 3b………3n)에 의해 형성되며 그리고 첫번째 내지 n번째 입력단자들은 상기 트랜지스터들(2a, 2b………, 2n)의 게이트들과 상기 트랜지스터들(3a, 3b………, 3n)의 게이트들에 각각 연결되는 것이 특징인 논리게이트 회로.
  10. 제1항에서, 상기 풀업회로는 직렬로 연결된 다수의 고양형 트랜지스터들(2A, 2B, ………,2N)에 의해 형성되며, 상기 스위칭 회로 A는 병렬로 연결된 다수의 고양형 트랜지스터들(3A, 3B ………,3N)에 의해 형성되며, 그리고 첫번째 내지 n번째 단자들은 트랜지스터들(2A, 2B, ………,2N)의 게이트들에 그리고 상기 트랜지스터들(3A, 3B………3N)의 게이트에 연결되는 것이 특징인 논리게이트회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850007152A 1984-10-02 1985-09-27 논리 게이트 회로 KR900000487B1 (ko)

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