KR850006277A - 입력버퍼 및 임계 전압 증가방법 - Google Patents

입력버퍼 및 임계 전압 증가방법 Download PDF

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Abstract

내용 없음

Description

입력버퍼 및 임계 전압 증가방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 고속 입력버퍼.
제2도는 제1도를 이해하는데 소용되는 트랜지스터의 간략한 횡단면도.
제3도는 본 발명의 제2실시예에 따른 고속 입력버퍼에 대한 회로선도.
* 도면의 부호에 대한 설명
10,30 : 입력버퍼 11,12,31,32 : 발전기 20 : N채널 트랜지스터 40 : P채널 트랜지스터

Claims (6)

  1. 최소한 하나가 제1전압의 역 바이어스를 수신하기 위한 수단을 구비하는 P-형 함몰부에 N채널 트랜지스터가 형성되는 CMOS 집적회로에서, 제1전력공급단자에 결합된 제1전류전극과, 입력신호를 수신하기 위한 제어전극과, 출력을 제공하기 위한 제2전류 전극을 구비하는 제1P채널 트랜지스터와, 제1전압보다 좀더 음의값을 갖는 제2전압의 역바이어스를 수신하기 위한 수단을 구비하는 P-형 함몰부에 형성되며, 제1P채널 트랜지스터의 제2전류 전극에 결합된 제1전류 전극과, 입력신호를 수신하기 위한 제어전극과, 제2전력 공급단자에 결합된 제2전류전극을 구비하는 제1N채널 트랜지스터를 포함하는 것을 특징으로 하는 입력버퍼.
  2. 제1전압의 비교적 낮은 크기의 특성 임계전압을 갖는 P-채널형 트랜지스터와, 제2전압의 비교적 낮은 크기의 특성 임계전압을 갖는 N채널형 트랜지스터와, 서로 직렬 연결되며 CMOS집접회로에서 외부적으로 제공되는 입력신호를 수신하기 이한 게이트르 구비하는 P채널형 입력 트랜지스터 및 N채널형 입력 트랜지스터로 구성된 CMOS 반전기를 구비한 CMOS 집적회로에서, 입력 트랜지스터중 최소한 하나의 임계전압의 크기를 대응 채널형의 비교적 낮은 임계전압의 크기보다 크게 증가시키는 단계를 포함하는 것을 특징으로 하는 임계 전압 증가방법.
  3. 제2항에 있어서, N채널 트랜지스터는 제3전압의 역 바이어스를 수신하기 위한 수단을 구비하는 P-형 함몰부 내에 있고, N채널형 입력 트랜지스터의 임계전압의 크기는 제3전압 보다 좀더 음의 갖을 갖는 전압의 P-형 함몰부에 역 바이어스를 인가함으로써 증가되는 것을 특징으로 하는 임계전압증가방법.
  4. 제2항에 있어서, P채널 트랜지스터는 제3전압의 역바이어스를 수신하기 위한 수단을 구비하는 N형 함몰부 내에 있고, P채널형 입력 트랜지스터의 임계전압의 크기는 제3전압보다 큰 전압의 N-형 함몰부에 역바이어스를 인가함으로써 증가되는 것을 특징으로 하는 임게 전압 증가방법.
  5. 제1전도형 증가 모드트랜지스터가 제2전도형의 함몰부에 형성되고, 이 함몰부는 역 바이어스를 수신하기 위한 수단을 구비하며, 제1전도형의 증가 모드 트랜지스터중 최소한 하나가 제1전압의 역 바이어스에 응답하여 제1임계 전압을 갖는 CMOS 집적회로에서, 제1전력 공급단자에 결합된 제1전류전극과, 입력신호를 수신하기 위한 제어전극과, 입력을 제공하기 위한 제2전류전극을 구비하는 제1전도형 제1입력트랜지스터와, 임계전압을 상기 제1임계전압의크기보다 큰 값으로 증가시키기 위해 선택된 제2전압의 역바이어스를 수신하기 위한 수단을 구비하는 제2전도형 함몰부에 형성되며, 제1입력트랜지스터의 제2전류 전극에 결합된 제1전류전극과, 입력신호를 수신하기 위한 제어전극과, 제2전력 공급단자에 결합된 제2전류 전극을 구비하는 제1전도형의 제2입력 트랜지스터를 포함하는 것을 특징으로 하는 입력버퍼.
  6. 제1전도형 전류 채널 영역을 구비하는 제1다수의 트랜지스터와, 상기 제1전도형과 반대의 제2전도형의 전류 채널 영역을 구비하는 제2다수의 트랜지스터와, 상기 제1다수의 트랜지스터의 각각에 대해 제1임계전압을 설정하기 위해 상기 제1다수의 트랜지스터 각각의 상기 채널 영역에 제1바이어스 전압을 제공하기 위한 제1바이어싱 수단과, 상기 제2다수의 트랜지스터 각각에 대해 제2임게 전압을 설정하기 위해 상기 제2다수의 트랜지스터 각각의 상기 채널 영역에 제2바이어스 전압을 제공하기 위한 제2바이어스수단을 포함하는 CMOS 집적회로에서, 제1공급 단자에 결합된 제1전류전극과, 출력단자 노드에 결합된 제2전류전극과, 입력단자에 결합된 제어전극과, 상기 제1전도형의 채널영역을 구비하는, 상기 제1다수의 트랜지스터중의 제1트랜지스터와, 제2공급단자에 결합된 제1전류저극과, 상기 출력노드에 결합된 제2전류전극과, 상기 입2력단자에 결합된 제어전극과, 상기 제2전도형의 전류 채널영역을 구비하는 제2트랜지스터와, 상기 제2임계전압보다 큰 제3임계전압을 상기 제2트랜지스터에 대해 설정하기 위하여 상기 제2트랜지스터의 상기 전류채널에 제3바이어스 전압을 제공하기 위한 제3바이어싱 수단을 포함하는 것을 특징으로 하는 입력버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4760560A (en) * 1985-08-30 1988-07-26 Kabushiki Kaisha Toshiba Random access memory with resistance to crystal lattice memory errors
US4820937A (en) * 1985-09-19 1989-04-11 Xilinx, Incorporated TTL/CMOS compatible input buffer
US4717836A (en) * 1986-02-04 1988-01-05 Burr-Brown Corporation CMOS input level shifting circuit with temperature-compensating n-channel field effect transistor structure
US4791323A (en) * 1986-10-23 1988-12-13 Silicon Systems, Inc. Level translation circuit
US4783607A (en) * 1986-11-05 1988-11-08 Xilinx, Inc. TTL/CMOS compatible input buffer with Schmitt trigger
US4791318A (en) * 1987-12-15 1988-12-13 Analog Devices, Inc. MOS threshold control circuit
JPH0814781B2 (ja) * 1988-07-18 1996-02-14 三菱電機株式会社 Ｉｃメモリカード
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
KR910007785B1 (ko) * 1988-12-20 1991-10-02 삼성전자 주식회사 전원공급전압 변동에 대해 안정한 씨모스 입력 버퍼회로
US5017811A (en) * 1989-10-27 1991-05-21 Rockwell International Corporation CMOS TTL input buffer using a ratioed inverter with a threshold voltage adjusted N channel field effect transistor
US5151622A (en) * 1990-11-06 1992-09-29 Vitelic Corporation CMOS logic circuit with output coupled to multiple feedback paths and associated method
US5130569A (en) * 1991-03-12 1992-07-14 Harris Corporation Power-on reset circuit
US5128560A (en) * 1991-03-22 1992-07-07 Micron Technology, Inc. Boosted supply output driver circuit for driving an all N-channel output stage
US5144167A (en) * 1991-05-10 1992-09-01 Altera Corporation Zero power, high impedance TTL-to-CMOS converter
US5266849A (en) * 1992-02-19 1993-11-30 Hal Computer Systems, Inc. Tri state buffer circuit for dual power system
EP0653843A3 (en) * 1993-11-17 1996-05-01 Hewlett Packard Co CMOS circuits with adaptive voltage threshold.
US6002618A (en) * 1994-08-15 1999-12-14 Creative Integrated Systems NMOS input receiver circuit
KR100275721B1 (ko) * 1997-09-08 2000-12-15 윤종용 반도체장치의 입력버퍼
US6147550A (en) * 1998-01-23 2000-11-14 National Semiconductor Corporation Methods and apparatus for reliably determining subthreshold current densities in transconducting cells
US5936433A (en) * 1998-01-23 1999-08-10 National Semiconductor Corporation Comparator including a transconducting inverter biased to operate in subthreshold
US6091264A (en) * 1998-05-27 2000-07-18 Vanguard International Semiconductor Corporation Schmitt trigger input stage
US5973530A (en) * 1998-05-29 1999-10-26 Lucent Technologies Inc. Low power, high voltage-tolerant bus holder circuit in low voltage technology
JP3147869B2 (ja) * 1998-08-31 2001-03-19 日本電気株式会社 半導体集積回路
US6239649B1 (en) 1999-04-20 2001-05-29 International Business Machines Corporation Switched body SOI (silicon on insulator) circuits and fabrication method therefor
US7512019B2 (en) * 2005-11-02 2009-03-31 Micron Technology, Inc. High speed digital signal input buffer and method using pulsed positive feedback

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53103371A (en) * 1977-02-22 1978-09-08 Nec Corp Field effect transistor complementary circuit
JPS5472691A (en) * 1977-11-21 1979-06-11 Toshiba Corp Semiconductor device
US4384300A (en) * 1978-06-21 1983-05-17 Tokyo Shibaura Denki Kabushiki Kaisha Negative resistance device
JPS5939904B2 (ja) * 1978-09-28 1984-09-27 株式会社東芝 半導体装置
JPS5591861A (en) * 1978-12-29 1980-07-11 Fujitsu Ltd Cmos logic circuit
US4300061A (en) * 1979-03-15 1981-11-10 National Semiconductor Corporation CMOS Voltage regulator circuit
US4435652A (en) * 1981-05-26 1984-03-06 Honeywell, Inc. Threshold voltage control network for integrated circuit field-effect trransistors
US4430582A (en) * 1981-11-16 1984-02-07 National Semiconductor Corporation Fast CMOS buffer for TTL input levels
US4501978A (en) * 1982-11-24 1985-02-26 Rca Corporation Level shift interface circuit

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Publication number Publication date
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