JP3147869B2 - 半導体集積回路 - Google Patents
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Description
ゲート選択用デコーダに供給する電圧の切換を行う回路
を有する半導体集積回路に関する。
ルのゲート選択用デコーダに供給する電圧の切換回路が
ある。切換回路によりゲート選択用デコーダに所望の電
圧を供給することができる。
は、例えば、特公平6−103426号公報、特許第2
516296号公報及び特表平10−505953号公
報に記載されたものなどがある。特公平6−10342
6号公報に記載の発明は、液晶ディスプレイのドライブ
回路において、電源とアース間における直流電流の流れ
を防止して低消費電力にする。特許第2516296号
公報に記載の発明は、DRAMのワードライン駆動回路
において、アクセストランジスタのゲートを負電位に維
持することにより、ワードラインを駆動させる。特表平
10−505953号公報に記載の発明は、サイリスタ
の制御回路において、点弧ゲートによって、サイリスタ
のゲートへの正電圧の印加の際に導通状態に切換える。
スタM1のソースは、出力ノードOUTに接続し、トラ
ンジスタM1のサブがトランジスタM2のサブと同様に
トランジスタM2のソースに共通接続する。各トランジ
スタのゲートは、出力ノードOUTに出力される電圧を
制御するための切換制御信号である信号S1,S2が与
えられる。この信号は電源電圧Vcc、グランド電圧V
ss、あるいは負電圧Vnegのいずれかの電圧を供給
する。例として、出力ノードOUTに正電圧Vddを出
力する場合を説明する。この場合には、信号S1を電源
電圧Vccとし、信号S2をグランド電圧/負電圧(V
ss/Vneg)にする。この時には、トランジスタM
1のドレインが正電圧Vdd、トランジスタM2ソース
がグランド電圧/負電圧(Vss/Vneg)であり、
出力ノードOUTには最大で電源電圧よりトランジスタ
M1のしきい値電圧を減算した電圧(Vcc−Vtm
1)が印加される。Vdd<Vcc−Vtm1であれ
ば、出力ノードOUTにはVddが供給される。
ジスタM1のしきい値Vtm1は、トランジスタM1の
ソース電位がサブの電位よりもトランジスタM2のしき
い値(Vtm2)の分だけ高電位になる、つまりトラン
ジスタM2のしきい値Vtm2の分だけバックゲートバ
イアス特性の影響を受ける値になってしまう。そのた
め、特に電源電圧Vccが低い場合、出力ノードOUT
には正電圧Vddが供給されなくなる。
るため、電源電圧が小さい場合にも切換回路を切換えて
所望電圧を出力ノードに供給することができる半導体集
積回路を提供することにある。
ションやサイリスタアクションを未然に防止することに
ある。
の手段として、請求項1に記載の本発明の半導体集積回
路は、ソースとサブを共通に接続し、ドレインを第1の
電圧源に接続し、ゲートに第1の切換制御信号を印加す
る第1のトランジスタと、第1のトランジスタのソース
にドレインを接続すると共に、ソース及びサブに第2の
電圧源を接続し、ゲ−トに第2の切換制御信号を印加す
る第2のトランジスタと、第1のトランジスタのドレイ
ンにドレインを接続し、ソースを第2のトランジスタの
ドレインに接続し、サブを第2のトランジスタのサブに
接続し、ゲートを第1の切換制御信号側と接続する第3
のトランジスタと、第1または第2の切換制御信号のい
ずれかに基づいて第1〜第3のトランジスタのいずれか
を動作し、第1または第2の電圧源より電圧を供給する
手段とを備えたことを特徴とする。
おいて、第1のトランジスタは、ソ ースとサブを共通に
接続し、ドレインを第1の電圧源に接続し、ゲートに第
1の切換制御信号を印加する。第2のトランジスタは、
第1のトランジスタのソースにドレインを接続すると共
に、ソース及びサブに第2の電圧源を接続し、ゲ−トに
第2の切換制御信号を印加する。第3のトランジスタ
は、第1のトランジスタのドレインにドレインを接続
し、ソースを第2のトランジスタのドレインに接続し、
サブを第2のトランジスタのサブに接続し、ゲートを第
1の切換制御信号側と接続する。電圧を供給する手段
は、第1または第2の切換制御信号のいずれかに基づい
て第1〜第3のトランジスタのいずれかを動作し、第1
または第2の電圧源より電圧を供給する。これにより、
電源電圧が小さい場合にも所望電圧を出力ノードに供給
することができる。またバイポーラアクションやサイリ
スタアクションを未然に防止する。
項1に記載のトランジスタが、半導体基板上に形成され
た第1ウェルと該第1ウェル上に形成された第2ウェル
とからなるトリプルウェル上で構成されたN型トランジ
スタである。
において、供給する手段は、第1のトランジスタのソー
スと第2のトランジスタのドレインを直列に接続し、第
1のトランジスタと第3のトランジスタを並列に接続し
て、第1、第3または第2のトランジスタの切換を第1
または第2の切換制御信号に基づいて行い、第1または
第2の電圧源から第1または第2の電圧を出力ポートに
供給することを特徴とする。
は、供給する手段において、第1のトランジスタのソー
スと第2のトランジスタのドレインを直列に接続し、第
1のトランジスタと第3のトランジスタを並列に接続し
て、第1、第3または第2のトランジスタの切換を第1
または第2の切換制御信号に基づいて行い、第1または
第2の電圧源から第1または第2の電圧を出力ポートに
供給する。
いて説明する。図1は本発明の実施形態の回路構成図で
ある。トリプルウェル上のNchトランジスタを直列に
接続し、一方の第1トランジスタM3のドレインは第1
電圧源より正電圧Vddまたはグランド電圧Vssを印
加する。もう一方の第2トランジスタM2のソース及び
サブは第2電圧源よりグランド電圧Vssまたは負電圧
Vnegを印加する。
は、第2トランジスタM2のドレインと出力ノードOU
Tに接続される。第1トランジスタM3のサブは、第1
トランジスタM3のソースと同じ電位であるため、バッ
クバイアス特性の影響を受けないようにすることができ
る。
UTに出力される電圧を制御するための切換制御信号で
ある信号S1,S2が与えられる。この信号は電源電圧
Vcc、グランド電圧Vss、あるいは負電圧Vneg
のいずれかの電圧を供給する。
詳細に説明する図である。図2に示す構成はトランジス
タM3及びトランジスタM2はトリプルウェル上に形成
されるN型のトランジスタの例である。
N型ウェル10内にP型ウェル11を形成し、P型ウェ
ル11を形成した領域にN型拡散層12を形成する。こ
の時にN型ウェル10は、P型ウェル11よりも高い電
位が得られるように固定する。なぜならば、P型ウェル
11からN型ウェル10への順方向に電流が流れるのを
防止するためである。それ故に、例えば、P型ウェル1
1の電位が正電圧Vddから負電圧Vnegの間で変化
する場合は、N型ウェル10の電位を正電圧Vdd以上
の電位にする。
説明する。出力ノードOUTに所望の電圧を出力する信
号の組み合わせは図3に示す組み合わせである。出力ノ
ードOUTに正電圧Vddを出力する場合(A)、グラ
ンド電圧Vssを出力する場合(B)及び負電圧Vne
gを出力する場合(C)である。
Vddを出力する場合を説明する。この場合には、信号
S1を電源電圧(Vcc)にし、信号S2をグランド電
圧/負電圧(Vss/Vneg)にする。この時には、
トランジスタM3のドレインが正電圧Vdd、トランジ
スタM2のソースがグランド電圧/負電圧(Vss/V
neg)であり、出力ノードOUTには最大で電源電圧
よりトランジスタM3のしきい値電圧を減算した電圧
(Vcc−Vtm3)が印加される。Vdd<Vcc−
Vtm3であれば、出力ノードOUTにはVddが供給
される。この場合、トランジスタM3のサブはトランジ
スタM3のソースと同電位であるため、Vtm3は小さ
い。よって、電源電圧Vccが低くても、出力ノードO
UTには正電圧Vddが供給される。
ド電圧Vssを供給する場合を説明する。この場合に
は、信号S1をグランド電圧/電源電圧(Vss/Vc
c)にし、信号S2を正電圧/負電圧(Vcc/Vne
g)にする。この時には、トランジスタM3のドレイン
電圧を正電圧/グランド電圧(Vdd/Vss)にし、
M2のソースをグランド電圧/負電圧(Vss/Vne
g)にし、出力ノードOUTにグランド電圧Vssを印
加することができる。
圧Vnegを出力する場合を説明する。この場合には、
信号S1を負電圧Vnegにし、信号S2を電源電圧
(Vcc)またはグランド電圧(Vss)にする。この
時には、トランジスタM3のドレイン電圧を正電圧/グ
ランド電圧(Vdd/Vss)にし、M2のソースを負
電圧(Vneg)にし、出力ノードOUTに負電圧Vn
egを印加することができる。
圧がグランド電圧/負電圧(Vss/Vneg)から正
電圧/グランド電圧(Vdd/Vss)に変化するとき
の波形を示す。図4において、実線で表したものが本実
施形態の電圧特性例で、破線で表したものが、図6に示
した従来の回路構成における電圧特性である。
ン動作し、トランジスタM2がオフ動作する。この時の
出力ノードOUTは、正電圧/グランド電圧(Vdd/
Vss)が印加される。この時の電源電圧Vccは、V
cc>(正電圧Vdd+トランジスタM3のしきい値電
圧Vtm3)/電源電圧Vcc>(グランド電圧Vss
+トランジスタM3のしきい値電圧Vtm3)になる。
OUTに印加する場合は、トランジスタM3のドレイン
がグランド電圧Vssであって、トランジスタM2のソ
ースが負電圧Vnegである場合や低電圧のゲート電圧
を印加した場合にも、電源電圧がトランジスタM3のし
きい値電圧以上(Vcc>Vtm3)になるという条件
を満たす限り、出力ノードOUTに供給する出力が必
ず、グランド電圧Vssの電圧レベルになり、負電圧が
出力ノードOUTに供給されない。
ジスタM3のサブがソースと同電位になるため、バック
バイアス特性の影響を受けないようにすることができ
る。このことから、トランジスタのゲートに電源電圧V
ccを印加するとき、出力ノードOUTへ出力される電
圧を従来の電源電圧Vccのレベルに近い電圧にまで引
き上げることができる。
する。図2に示すようにトランジスタのN型ウェルはp
npnのサイリスタを構成し、バイポーラアクションや
サイリスタアクションを起こす可能性がある。図5はこ
のような障害を防止するトランジスタの回路構成図であ
る。
トランジスタを直列に接続し、一方のトランジスタM3
のドレインに正電圧Vddまたはグランド電圧Vssを
印加する。もう一方のトランジスタM2のソース及びサ
ブは、グランド電圧Vssまたは負電圧Vnegを印加
する。トランジスタM3のソース及びサブは、トランジ
スタM2のドレインを経て出力ノードOUTに接続す
る。そのためトランジスタM3のサブは、トランジスタ
M3のソースと同じ電位であるためにバックバイアス特
性の影響を受けないようにすることができる。
ンジスタM3のゲート、ソース及びドレインにそれぞれ
共通接続し、サブがトランジスタM2のサブに共通接続
されたトリプルウェル上のトランジスタM1を接続す
る。以上のように接続することにより、例えば出力ノー
ドOUTに負のノイズが入っても、サブであるP型ウェ
ルから電荷が供給されるため、誤動作を防止することが
できる。これにより、バイポーラアクションやサイリス
タアクションを未然に防止することができる。
は先に説明した図4のタイミングと同様である。つま
り、時間T1の間にトランジスタM1及びトランジスタ
M3が同時にオン動作し、このときトランジスタM2が
オフ動作することになる。
chトランジスタのソース及びサブを共通に接続するこ
とに加え、サブがトランジスタM2のサブに共通接続す
るトリプルウェル上NchトランジスタM1を追加する
ことにより、バイポーラアクションやサイリスタアクシ
ョンを未然に防止する回路構成について説明したが、本
発明の趣旨を逸脱しない範囲の変更であれば、これ以外
の構成であっても構わないことは言うまでもない。
のトランジスタのサブが第1のトランジスタのソースと
同電位になるため、バックバイアス特性の影響を受けな
いようにすることができる。このことから、第1のトラ
ンジスタのゲートに電源電圧を印加する際には、出力ノ
ードへ出力される電圧を電源電圧のレベルに近い電圧に
まで引き上げることができる。
を接続することにより、第1、第2の切換信号のいずれ
かに基づいて第1〜第3のトランジスタのいずれかを動
作し、第1または第2の電圧源より電圧を供給すること
により、電源電圧が小さい場合にも所望電圧を出力ノー
ドに供給することができ、かつバイポーラアクションや
サイリスタアクションを未然に防止することができる。
する図である。
電圧の例である。
図である。
Claims (3)
- 【請求項1】 ソースとサブを共通に接続し、ドレイン
を第1の電圧源に接続し、ゲートに第1の切換制御信号
を印加する第1のトランジスタと、 前記第1のトランジスタのソースにドレインを接続する
と共に、ソース及びサブに第2の電圧源を接続し、ゲ−
トに第2の切換制御信号を印加する第2のトランジスタ
と、 前記第1のトランジスタのドレインにドレインを接続
し、ソースを前記第2のトランジスタのドレインに接続
し、サブを前記第2のトランジスタのサブに接続し、ゲ
ートを前記第1の切換制御信号側と接続する第3のトラ
ンジスタと、 前記第1または第2の切換制御信号のいずれかに基づい
て前記第1〜第3のトランジスタのいずれかを動作し、
前記第1または第2の電圧源より電圧を供給する手段と
を備えたことを特徴とする半導体集積回路。 - 【請求項2】 前記第1および第2のトランジスタは、 半導体基板上に形成された第1ウェルと該第1ウェル上
に形成された第2ウェルとからなるトリプルウェル上で
構成されたN型トランジスタであることを特徴とする請
求項1記載の半導体集積回路。 - 【請求項3】 前記供給する手段は、前記第1のトラン
ジスタのソースと前記第2のトランジスタのドレインを
直列に接続し、前記第1のトランジスタと前記第3のト
ランジスタを並列に接続して、前記第1、第3または第
2のトランジスタの切換を前記第1または第2の切換制
御信号に基づいて行い、前記第1または第2の電圧源か
ら第1または第2の電圧を出力ポートに供給することを
特徴とする請求項1記載の半導体集積回路。
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