JPH05290588A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05290588A JPH05290588A JP8880492A JP8880492A JPH05290588A JP H05290588 A JPH05290588 A JP H05290588A JP 8880492 A JP8880492 A JP 8880492A JP 8880492 A JP8880492 A JP 8880492A JP H05290588 A JPH05290588 A JP H05290588A
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Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭ、ＥＰＲＯＭ等における寄生ト
ランジスタのリークがセル面積縮小の妨たげになるとい
う問題を解決することを目的とする。 【構成】 メモリセルを第１導電型基板上、若しくは第
２導電型基板に形成された第導電型ウェルに形成し、書
き込みを行なう制御ゲートに“Ｈｉｇｈ”レベルの電圧
を加え、ドレイン若しくはソースに“Ｌｏｗ”レベルの
電圧を加えてデータ書込み動作を行なう際、第１導電型
基板若しくはウェルに制御ゲートに印加する電圧とは逆
極性の電圧を印加して制御する回路を具備した不揮発性
半導体記憶装置。 【効果】 本発明によれば、素子分離長が従来より狭く
することができ、セル面積の縮小化ができる。
ランジスタのリークがセル面積縮小の妨たげになるとい
う問題を解決することを目的とする。 【構成】 メモリセルを第１導電型基板上、若しくは第
２導電型基板に形成された第導電型ウェルに形成し、書
き込みを行なう制御ゲートに“Ｈｉｇｈ”レベルの電圧
を加え、ドレイン若しくはソースに“Ｌｏｗ”レベルの
電圧を加えてデータ書込み動作を行なう際、第１導電型
基板若しくはウェルに制御ゲートに印加する電圧とは逆
極性の電圧を印加して制御する回路を具備した不揮発性
半導体記憶装置。 【効果】 本発明によれば、素子分離長が従来より狭く
することができ、セル面積の縮小化ができる。
Description
【０００１】
【産業上の利用分野】本発明は、書込みが可能な不揮発
性半導体記憶装置に関する。
性半導体記憶装置に関する。
【０００２】
【従来の技術】書替え可能な不揮発性半導体記憶装置と
して、従来より、電気的書替えを可能としたＥＥＰＲＯ
Ｍが知られている。なかでも、メモリセルを複数個直列
接続してＮＡＮＤセル・ブロックを構成するＮＡＮＤセ
ル型ＥＥＰＲＯＭは高集積化ができるものとして注目さ
れている。ＮＡＮＤセル型ＥＥＰＲＯＭの構成を図１２
に示す。ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセ
ルは、半導体基板上に絶縁膜を介して浮游ゲートと制御
ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個の
メモリセルが隣接するもの同士でソース，ドレインを共
用する形で直列接続されてＮＡＮＤセルを構成する。こ
の様なＮＡＮＤセルがマトリクス配列されてメモリセル
アレイが構成される。メモリセルアレイの列方向に並ぶ
ＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲー
トトランジスタを介してビット線に共通接続され、他端
側ソースはやはり選択ゲートトランジスタを介して共通
ソース線ＳＬに接続されている。メモリトランジスタの
制御ゲートおよび選択ゲートトランジスタのゲート電極
は、メモリセルアレイの行方向にそれぞれ制御ゲート線
（ワード線）ＷＬ、選択ゲート線ＣＬとして共通接続さ
れる。このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通
りである。
して、従来より、電気的書替えを可能としたＥＥＰＲＯ
Ｍが知られている。なかでも、メモリセルを複数個直列
接続してＮＡＮＤセル・ブロックを構成するＮＡＮＤセ
ル型ＥＥＰＲＯＭは高集積化ができるものとして注目さ
れている。ＮＡＮＤセル型ＥＥＰＲＯＭの構成を図１２
に示す。ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセ
ルは、半導体基板上に絶縁膜を介して浮游ゲートと制御
ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個の
メモリセルが隣接するもの同士でソース，ドレインを共
用する形で直列接続されてＮＡＮＤセルを構成する。こ
の様なＮＡＮＤセルがマトリクス配列されてメモリセル
アレイが構成される。メモリセルアレイの列方向に並ぶ
ＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲー
トトランジスタを介してビット線に共通接続され、他端
側ソースはやはり選択ゲートトランジスタを介して共通
ソース線ＳＬに接続されている。メモリトランジスタの
制御ゲートおよび選択ゲートトランジスタのゲート電極
は、メモリセルアレイの行方向にそれぞれ制御ゲート線
（ワード線）ＷＬ、選択ゲート線ＣＬとして共通接続さ
れる。このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通
りである。
【０００３】データ書き込みは、ビット線から遠い方の
メモリセルから順に行われる。ｎチャネルの場合を説明
すれば、選択されたメモリセルの制御ゲートには高電位
（例えば２０Ｖ）が印加され、これよりビット線側にあ
る非選択のメモリセルの制御ゲートおよび選択ゲートト
ランジスタのゲートには中間電位（例えば１０Ｖ）が印
加される。ビット線には、データに応じて０Ｖ（例えば
“１”）、または中間電位（例えば“０”）が印加され
る。このときビット線の電位は、選択ゲートトランジス
タおよび非選択メモリセルを通して選択メモリセルのド
レインまで伝達される。
メモリセルから順に行われる。ｎチャネルの場合を説明
すれば、選択されたメモリセルの制御ゲートには高電位
（例えば２０Ｖ）が印加され、これよりビット線側にあ
る非選択のメモリセルの制御ゲートおよび選択ゲートト
ランジスタのゲートには中間電位（例えば１０Ｖ）が印
加される。ビット線には、データに応じて０Ｖ（例えば
“１”）、または中間電位（例えば“０”）が印加され
る。このときビット線の電位は、選択ゲートトランジス
タおよび非選択メモリセルを通して選択メモリセルのド
レインまで伝達される。
【０００４】書込むべきデータがあるとき（“１”デー
タのとき）は、選択メモリセルのゲート・ドレイン間に
高電界がかかり、ｐ型基板（ウェル構造の場合はｎ型基
板およびこれに形成されたｐ型ウェル）から浮游ゲート
に電子がトンネル注入される。これにより、選択メモリ
セルのしきい値は正方向に移動する。書き込むべきデー
タがないとき（“０”データのとき）は、しきい値変化
はない。
タのとき）は、選択メモリセルのゲート・ドレイン間に
高電界がかかり、ｐ型基板（ウェル構造の場合はｎ型基
板およびこれに形成されたｐ型ウェル）から浮游ゲート
に電子がトンネル注入される。これにより、選択メモリ
セルのしきい値は正方向に移動する。書き込むべきデー
タがないとき（“０”データのとき）は、しきい値変化
はない。
【０００５】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、すべてのメモリセルの制御ゲートおよ
び選択ゲートトランジスタのゲートが０Ｖとされる。こ
れにより、すべてのメモリセルにおいて浮游ゲートの電
子が基板に放出され、しきい値が負方向に移動する。
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、すべてのメモリセルの制御ゲートおよ
び選択ゲートトランジスタのゲートが０Ｖとされる。こ
れにより、すべてのメモリセルにおいて浮游ゲートの電
子が基板に放出され、しきい値が負方向に移動する。
【０００６】データ読み出しは、選択ゲートトランジス
タおよび選択メモリセルよりビット線側の非選択メモリ
セルがオンとされ、選択メモリセルのゲートに０Ｖが与
えられる。この時ビット線に流れる電流を読むことによ
り、“０”、“１”の判別がなされる。
タおよび選択メモリセルよりビット線側の非選択メモリ
セルがオンとされ、選択メモリセルのゲートに０Ｖが与
えられる。この時ビット線に流れる電流を読むことによ
り、“０”、“１”の判別がなされる。
【０００７】この様な従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、次のような問題がある。隣接するビット線間で
ワード線方向に沿ってフィールド領域で寄生ＭＯＳトラ
ンジスタが形成され、そのリーク電流が発生することで
ある。この寄生ＭＯＳトランジスタ構造を後述する図６
に示す。例えば、データ書込み時、選択ワード線、つま
りメモリセルの制御ゲートに２０Ｖ、ソース線に０Ｖ、
ビット線に１０Ｖが印加されたとすると、寄生トランジ
スタのゲートに２０Ｖ、ソースに０Ｖ、ドレインに１０
Ｖが与えられたことになり、寄生トランジスタがオンす
る危険がある。
Ｍでは、次のような問題がある。隣接するビット線間で
ワード線方向に沿ってフィールド領域で寄生ＭＯＳトラ
ンジスタが形成され、そのリーク電流が発生することで
ある。この寄生ＭＯＳトランジスタ構造を後述する図６
に示す。例えば、データ書込み時、選択ワード線、つま
りメモリセルの制御ゲートに２０Ｖ、ソース線に０Ｖ、
ビット線に１０Ｖが印加されたとすると、寄生トランジ
スタのゲートに２０Ｖ、ソースに０Ｖ、ドレインに１０
Ｖが与えられたことになり、寄生トランジスタがオンす
る危険がある。
【０００８】以上のような寄生トランジスタの問題はＮ
ＡＮＤセル型ＥＥＰＲＯＭに限らず、ＮＯＲ型ＥＥＰＲ
ＯＭにも同様にあるし、また紫外線消去型のＥＰＲＯＭ
にもある。また、セル面積を縮小するために素子分離幅
を狭くすればするほど、寄生トランジスタがオンする危
険は高くなる。
ＡＮＤセル型ＥＥＰＲＯＭに限らず、ＮＯＲ型ＥＥＰＲ
ＯＭにも同様にあるし、また紫外線消去型のＥＰＲＯＭ
にもある。また、セル面積を縮小するために素子分離幅
を狭くすればするほど、寄生トランジスタがオンする危
険は高くなる。
【０００９】この問題に対し、従来にも、書込み動作時
に寄生トランジスタにバックバイアスを印加し、寄生ト
ランジスタがオンする事を防ぐ、という提案はあった
（特開平１−２２５４２５ 遠藤他）。しかしながら、
寄生トランジスタの基板若しくはウェルの電位を設定す
る具体的な回路、特に読出し動作時等の他の動作時の電
位設定も同時に行える回路については提案させれていな
い。
に寄生トランジスタにバックバイアスを印加し、寄生ト
ランジスタがオンする事を防ぐ、という提案はあった
（特開平１−２２５４２５ 遠藤他）。しかしながら、
寄生トランジスタの基板若しくはウェルの電位を設定す
る具体的な回路、特に読出し動作時等の他の動作時の電
位設定も同時に行える回路については提案させれていな
い。
【００１０】
【発明が解決しようとする課題】以上のように従来のＥ
ＥＰＲＯＭ、ＥＰＲＯＭ等においては、寄生ＭＯＳトラ
ンジスタによるリークがセル面積縮小のさまたげにな
る、という問題があった。本発明はこの様な問題の解決
を実現できる不揮発性半導体記憶装置も提供することを
目的とする。
ＥＰＲＯＭ、ＥＰＲＯＭ等においては、寄生ＭＯＳトラ
ンジスタによるリークがセル面積縮小のさまたげにな
る、という問題があった。本発明はこの様な問題の解決
を実現できる不揮発性半導体記憶装置も提供することを
目的とする。
【００１１】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、メモリセルを第１導電型基板上、若し
くは第２導電型基板に形成された第１導電型ウェルに形
成する。そして、ワード後、つまり書き込みを行うメモ
リセルの制御ゲートにＨｉｇｈレベル電圧を加え、書込
みを行うメモリセルに接続されているビット線若しくは
ソース線、つまりメモリセルのドレイン若しくはソース
にＬｏｗレベル電圧を印加し、メモリセルへのデータ書
込み動作を行う際に、第１導電型基板若しくはウェルに
ワード線に与えるＨｉｇｈレベル電位とは逆極性の電位
を与えるように制御し、また消去動作時、及び読出し動
作時においても第１導電型基板若しくはウェルに適当な
電位を与える第１導電型基板若しくはウェルの電位制御
回路が設けられていることを特徴とする。
導体記憶装置は、メモリセルを第１導電型基板上、若し
くは第２導電型基板に形成された第１導電型ウェルに形
成する。そして、ワード後、つまり書き込みを行うメモ
リセルの制御ゲートにＨｉｇｈレベル電圧を加え、書込
みを行うメモリセルに接続されているビット線若しくは
ソース線、つまりメモリセルのドレイン若しくはソース
にＬｏｗレベル電圧を印加し、メモリセルへのデータ書
込み動作を行う際に、第１導電型基板若しくはウェルに
ワード線に与えるＨｉｇｈレベル電位とは逆極性の電位
を与えるように制御し、また消去動作時、及び読出し動
作時においても第１導電型基板若しくはウェルに適当な
電位を与える第１導電型基板若しくはウェルの電位制御
回路が設けられていることを特徴とする。
【００１２】
【作用】本発明によれば、データ書込時に、選択ワード
線に与えられるＨｉｇｈレベル電位に対して逆極性の電
位を第１導電型基板若しくはウェルに印加することによ
り、素子分離領域に形成される寄生ＭＯＳトランジスタ
にはバックバイアスがかかる。この結果、寄生トランジ
スタのしきい値電圧が高くなり、素子分離能力が向上す
る。従って、素子分離幅を従来よりも狭くすることがで
きるため、セル面積の縮小をはかることができる。
線に与えられるＨｉｇｈレベル電位に対して逆極性の電
位を第１導電型基板若しくはウェルに印加することによ
り、素子分離領域に形成される寄生ＭＯＳトランジスタ
にはバックバイアスがかかる。この結果、寄生トランジ
スタのしきい値電圧が高くなり、素子分離能力が向上す
る。従って、素子分離幅を従来よりも狭くすることがで
きるため、セル面積の縮小をはかることができる。
【００１３】
【実施例】本発明の実施例を図面を参照して説明する。
図１に本発明の回路構成の実施例、図２，３，４および
５にそれぞれ書込み時（基板側からゲート側に電子を注
入する時）、消去時（ゲート側から基板側に電子を注入
する時）、通常読出し時（メモリセルのしきい値電圧が
０Ｖより高いかどうかを調べる時）、及び負のしきい値
読出し時（メモリセルのしきい値電圧がある負電圧（０
Ｖ以下−（ＶCC−ＶSS以上）より高いかどうかを調べる
時）の各部分の電圧を示す。図１中のＭ１，Ｍ４，Ｍ７
はｐチャネル・エンハンスメント型の、Ｍ２，Ｍ５，Ｍ
６，Ｍ８はｎチャネル・エンハンスメント型の、Ｍ３は
ｎチャネル・ディプリッション型のＭＩＳＦＥＴであ
り、またＨＶＧは高電圧（ＶCC電位より高い電圧）の発
生回路である。図１中のｐチャネルＭＩＳＦＥＴ及びｎ
チャネル・ディプリッション型ＭＩＳＦＥＴのしきい値
電圧は０より低く−（ＶCC−ＶSS）より高い、またｎチ
ャネル・エンハンスメント型ＭＩＳＦＥＴのしきい電圧
は０より低く、（ＶCC−ＶSS）より高いとし、図中のＶ
１〜Ｖ５，ＶX ，ＶCSB ，ＶH は回路への入力電圧、Ｖ
out は出力電圧であり、ＶCC≧Ｖx ≧ＶSSであるとす
る。また、図中のＨＶＧはＶH が“Ｌｏｗ”レベルにあ
る時には高電圧ＶPP（＞ＶCC）を出力し、ＶHが“Ｈｉ
ｇｈ”レベルにある時にはＨＶＧの出力部はフローティ
ング状態となるものとし、また図中のＬＶＧはＶ２が
“Ｈｉｇｈ”レベルにあるときにはＶA （ＶA ≦ＶSS）
を出力し、Ｖ２が“Ｌｏｗ”レベルにあるときにはＶSS
を出力する。つまり、ＶCSB はＶSS≧ＶCSB ≧ＶA （Ｖ
A ＜ＶSS）であり、このためＭ２，Ｍ３，Ｍ６，Ｍ８に
おいてはソース，ドレインの拡散層と基板の間のｐｎ接
合が順バイアスにならないように基板電位をＶCSB にし
てある。また、Ｖcgは選択されたメモリセルの制御ゲー
ト電圧である。以下では、図１の回路の出力部がメモリ
セルの存在するｐ−ウェルに接続されている場合につい
て述べ、また浮游ゲートと制御ゲートの両方を有し、ｎ
基板上のｐ−ウェル内に形成されたメモリセルを例にと
って説明を行う。また、図６には、このメモリセルの断
面図を示す。また、図７，８には書込み動作の前後でし
きい値電圧がそれぞれ（負→正）、（（ＶCC−ＶSS）よ
り低い値→（ＶCC−ＶSS）より高い値）となるようなメ
モリセルにおける読出し動作時のバイアス状態を示す図
を、図９〜図１１には図１の（ア）、（イ）、（ウ）の
部分の他の実施例を示す。また、図１２には、ＮＡＮＤ
型Ｅ2 ＰＲＯＭの構成を示す。
図１に本発明の回路構成の実施例、図２，３，４および
５にそれぞれ書込み時（基板側からゲート側に電子を注
入する時）、消去時（ゲート側から基板側に電子を注入
する時）、通常読出し時（メモリセルのしきい値電圧が
０Ｖより高いかどうかを調べる時）、及び負のしきい値
読出し時（メモリセルのしきい値電圧がある負電圧（０
Ｖ以下−（ＶCC−ＶSS以上）より高いかどうかを調べる
時）の各部分の電圧を示す。図１中のＭ１，Ｍ４，Ｍ７
はｐチャネル・エンハンスメント型の、Ｍ２，Ｍ５，Ｍ
６，Ｍ８はｎチャネル・エンハンスメント型の、Ｍ３は
ｎチャネル・ディプリッション型のＭＩＳＦＥＴであ
り、またＨＶＧは高電圧（ＶCC電位より高い電圧）の発
生回路である。図１中のｐチャネルＭＩＳＦＥＴ及びｎ
チャネル・ディプリッション型ＭＩＳＦＥＴのしきい値
電圧は０より低く−（ＶCC−ＶSS）より高い、またｎチ
ャネル・エンハンスメント型ＭＩＳＦＥＴのしきい電圧
は０より低く、（ＶCC−ＶSS）より高いとし、図中のＶ
１〜Ｖ５，ＶX ，ＶCSB ，ＶH は回路への入力電圧、Ｖ
out は出力電圧であり、ＶCC≧Ｖx ≧ＶSSであるとす
る。また、図中のＨＶＧはＶH が“Ｌｏｗ”レベルにあ
る時には高電圧ＶPP（＞ＶCC）を出力し、ＶHが“Ｈｉ
ｇｈ”レベルにある時にはＨＶＧの出力部はフローティ
ング状態となるものとし、また図中のＬＶＧはＶ２が
“Ｈｉｇｈ”レベルにあるときにはＶA （ＶA ≦ＶSS）
を出力し、Ｖ２が“Ｌｏｗ”レベルにあるときにはＶSS
を出力する。つまり、ＶCSB はＶSS≧ＶCSB ≧ＶA （Ｖ
A ＜ＶSS）であり、このためＭ２，Ｍ３，Ｍ６，Ｍ８に
おいてはソース，ドレインの拡散層と基板の間のｐｎ接
合が順バイアスにならないように基板電位をＶCSB にし
てある。また、Ｖcgは選択されたメモリセルの制御ゲー
ト電圧である。以下では、図１の回路の出力部がメモリ
セルの存在するｐ−ウェルに接続されている場合につい
て述べ、また浮游ゲートと制御ゲートの両方を有し、ｎ
基板上のｐ−ウェル内に形成されたメモリセルを例にと
って説明を行う。また、図６には、このメモリセルの断
面図を示す。また、図７，８には書込み動作の前後でし
きい値電圧がそれぞれ（負→正）、（（ＶCC−ＶSS）よ
り低い値→（ＶCC−ＶSS）より高い値）となるようなメ
モリセルにおける読出し動作時のバイアス状態を示す図
を、図９〜図１１には図１の（ア）、（イ）、（ウ）の
部分の他の実施例を示す。また、図１２には、ＮＡＮＤ
型Ｅ2 ＰＲＯＭの構成を示す。
【００１４】まず、書込み時の動作について説明する。
書込み動作前には図６中のＶcg，Ｖwellは共にＶSS電位
にある。書込み動作時には、通常、浮游ゲートにｐ−ウ
ェル側から電子注入を行うように選択されたメモリセル
の制御ゲート電圧ＶcgはＶPPとなる。この際には、図６
（ｂ）の素子分離領域の真上の部分にＶPP電圧がかか
り、破線で示した寄生トランジスタにＶPPのゲート電圧
が、また寄生トランジスタのソース・ドレインに相当す
る部分（図６（ｃ）の斜線部）の電位は最低の場合ＶSS
なので、実効的に最高で（ＶPP−ＶSS）のゲート電圧が
印加されていることになる。素子分離を完全にするに
は、この寄生トランジスタのｐ−ウェル側がオンしない
ようにする必要があり、このためＶcgがＶSS→ＶPPとな
る前にＶwellをＶSS→ＶA とし、またＶcgがＶPP→ＶSS
となる後にＶwellをＶA →ＶSSとすることによって寄生
トランジスタにＶPPのゲート電圧が印加されている間は
常に−（ＶSS−ＶA ）のバックバイアスがかかるように
調整する。図１の回路及び図２の入力信号のタイミング
を用いると、以下に述べるように前記のようなバイアス
の調整を行うことができる。
書込み動作前には図６中のＶcg，Ｖwellは共にＶSS電位
にある。書込み動作時には、通常、浮游ゲートにｐ−ウ
ェル側から電子注入を行うように選択されたメモリセル
の制御ゲート電圧ＶcgはＶPPとなる。この際には、図６
（ｂ）の素子分離領域の真上の部分にＶPP電圧がかか
り、破線で示した寄生トランジスタにＶPPのゲート電圧
が、また寄生トランジスタのソース・ドレインに相当す
る部分（図６（ｃ）の斜線部）の電位は最低の場合ＶSS
なので、実効的に最高で（ＶPP−ＶSS）のゲート電圧が
印加されていることになる。素子分離を完全にするに
は、この寄生トランジスタのｐ−ウェル側がオンしない
ようにする必要があり、このためＶcgがＶSS→ＶPPとな
る前にＶwellをＶSS→ＶA とし、またＶcgがＶPP→ＶSS
となる後にＶwellをＶA →ＶSSとすることによって寄生
トランジスタにＶPPのゲート電圧が印加されている間は
常に−（ＶSS−ＶA ）のバックバイアスがかかるように
調整する。図１の回路及び図２の入力信号のタイミング
を用いると、以下に述べるように前記のようなバイアス
の調整を行うことができる。
【００１５】書込み動作時には、Ｖ１，Ｖ３，Ｖ４，Ｖ
H は常にＶCC電位（“Ｈｉｇｈ”レベル）にあるため、
Ｍ１，Ｍ４，Ｍ６，Ｍ７は非導通、Ｍ３，Ｍ５は導通状
態にあり、またＨＶＧの出力部はフローティング状態に
あるため、出力電圧Ｖout 電位に影響を与えるのはＭ２
及びＭ８を介した経路のみである。また、書込み動作中
は、Ｍ６及びＭ７が常に非導通状態にあるので、ＶX 電
位がＶSS≦ＶX ≦ＶCCの間のどんな電位にあってもＶ
out には影響を与えない。書込み動作前には、Ｖ5 の電
位はＶCC（“Ｈｉｇｈ”レベル）にあり、Ｖ2 ，
ＶCSB ，電位はＶSS（“Ｌｏｗ”レベル）にあるため、
Ｍ８が導通状態に、Ｍ２は非導通になっており、また、
ＨＶＧの出力部はフローティングとなっているので、Ｖ
out つまりＶwellはＶSS電位に固定されている。書込み
動作が始まると、Ｖ２がＶSS→ＶCC，Ｖ５がＶCC→ＶSS
となると同時にＶCSB がＶSS→ＶA となり、寄生トラン
ジスタにバックバイアスが印加される。すると、Ｍ１０
が非導通となると同時に、Ｍ２が導通状態になり、Ｖ
out 及びＶwellがＶCSB 電位、つまりＶA となる。続い
て、選択されたメモリセルにデータの書込みを行うた
め、メモリセルの制御ゲートの一部、若しくは全部がＶ
SS→ＶPPとなり、ｐ−ウェル→フローティングゲートへ
の電子注入が始まる。一定時間この状態を保った後、Ｖ
PP電位にある制御ゲートがＶSSとなり、ｐ−ウェル→フ
ローティングゲートの電子注入が終わる。続いて、Ｖ２
がＶCC→ＶSS，Ｖ５がＶSS→ＶCC，ＶCSB がＶA →ＶSS
となるため、Ｍ２が非導通、Ｍ８が導通状態となり、Ｖ
out 及びＶwellがＶA →ＶSSとなり、寄生トランジスタ
へのバックバイアスが除去され、書込みが除去され、書
込み動作前と同じ状態になる。
H は常にＶCC電位（“Ｈｉｇｈ”レベル）にあるため、
Ｍ１，Ｍ４，Ｍ６，Ｍ７は非導通、Ｍ３，Ｍ５は導通状
態にあり、またＨＶＧの出力部はフローティング状態に
あるため、出力電圧Ｖout 電位に影響を与えるのはＭ２
及びＭ８を介した経路のみである。また、書込み動作中
は、Ｍ６及びＭ７が常に非導通状態にあるので、ＶX 電
位がＶSS≦ＶX ≦ＶCCの間のどんな電位にあってもＶ
out には影響を与えない。書込み動作前には、Ｖ5 の電
位はＶCC（“Ｈｉｇｈ”レベル）にあり、Ｖ2 ，
ＶCSB ，電位はＶSS（“Ｌｏｗ”レベル）にあるため、
Ｍ８が導通状態に、Ｍ２は非導通になっており、また、
ＨＶＧの出力部はフローティングとなっているので、Ｖ
out つまりＶwellはＶSS電位に固定されている。書込み
動作が始まると、Ｖ２がＶSS→ＶCC，Ｖ５がＶCC→ＶSS
となると同時にＶCSB がＶSS→ＶA となり、寄生トラン
ジスタにバックバイアスが印加される。すると、Ｍ１０
が非導通となると同時に、Ｍ２が導通状態になり、Ｖ
out 及びＶwellがＶCSB 電位、つまりＶA となる。続い
て、選択されたメモリセルにデータの書込みを行うた
め、メモリセルの制御ゲートの一部、若しくは全部がＶ
SS→ＶPPとなり、ｐ−ウェル→フローティングゲートへ
の電子注入が始まる。一定時間この状態を保った後、Ｖ
PP電位にある制御ゲートがＶSSとなり、ｐ−ウェル→フ
ローティングゲートの電子注入が終わる。続いて、Ｖ２
がＶCC→ＶSS，Ｖ５がＶSS→ＶCC，ＶCSB がＶA →ＶSS
となるため、Ｍ２が非導通、Ｍ８が導通状態となり、Ｖ
out 及びＶwellがＶA →ＶSSとなり、寄生トランジスタ
へのバックバイアスが除去され、書込みが除去され、書
込み動作前と同じ状態になる。
【００１６】次に、消去時の動作について、ｐ−ウェル
にＶPP電圧を印加し、制御ゲートにＶSS電位を印加して
消去を行う場合を例にとって説明する。消去動作前には
図６中のＶcg，ＶwellはともにＶSS電位にある。消去動
作時には、通常、ｐ−ウェルにはＶPP電圧、制御ゲート
にはＶSS若しくはＶPP電圧が印加されると、寄生トラン
ジスタのゲート電圧はｐ−ウェルに対して０Ｖ若しくは
−（ＶPP−ＶSS）という負の値をとるため、寄生トラン
ジスタはオンしない。消去時のｐ−ウェル電圧の調整は
図１の回路及び図３の入力信号のタイミングを用いるこ
とにより、以下のように行うことができる。
にＶPP電圧を印加し、制御ゲートにＶSS電位を印加して
消去を行う場合を例にとって説明する。消去動作前には
図６中のＶcg，ＶwellはともにＶSS電位にある。消去動
作時には、通常、ｐ−ウェルにはＶPP電圧、制御ゲート
にはＶSS若しくはＶPP電圧が印加されると、寄生トラン
ジスタのゲート電圧はｐ−ウェルに対して０Ｖ若しくは
−（ＶPP−ＶSS）という負の値をとるため、寄生トラン
ジスタはオンしない。消去時のｐ−ウェル電圧の調整は
図１の回路及び図３の入力信号のタイミングを用いるこ
とにより、以下のように行うことができる。
【００１７】消去動作時には、Ｖ２，ＶCSB は常にＶSS
電位、Ｖ４は常にＶCC電位にあるため、Ｍ５は導通状態
Ｍ２，Ｍ４，Ｍ６，Ｍ７は非導通状態にある。従って、
出力電圧Ｖout に影響を与えるのは、Ｍ１，Ｍ８及びＨ
ＶＧを介した経路のみである。また、消去動作中は、Ｍ
６及びＭ７が常に非導通状態にあるので、ＶX 電位がＶ
SS≦ＶX ≦ＶCCの間のどんな電位にあってもＶout には
影響を与えない。消去動作前には、Ｖ１，Ｖ３，Ｖ５，
ＶH の電位はＶCCにあるので、Ｍ１は非導通、ＨＶＧの
出力部はフローティング、Ｍ８は導通状態にあるため、
Ｖout 及びＶwellはＶSS電位に固定されている。消去動
作が始まると、まず、Ｖ５がＶCC→ＶSSとなりＭ８が非
導通状態となってＶout がフローティング状態（図３中
の破線）になった後、Ｖ１がＶCC→ＶSSとなりＭ１が導
通状態となってＶout がＶSS→ＶCCと変化する。続い
て、Ｖ３がＶCC→ＶSSとなると、Ｍ３のソース，ドレイ
ン電圧がともにＶCC，ゲート電圧がＶSSとなるため、Ｍ
３のしきい値電圧が−（ＶCC−ＶSS）より高いところか
ら、Ｍ３が非導通状態となる。このときには、Ｖoutは
再びフローティング状態（図３中の点線）となってい
る。続いて、ＶH がＶCC→ＶSSとなり、ＨＶＧからＶPP
が出力されてＶout がＶCC→ＶPPとなり、フローティン
グゲート→ｐ−ウェルへの電子の引き抜きが始まる。こ
の時には、制御ゲート電圧はＶSS（選択メモリセル）、
若しくはＶPP（非選択メモリセル）にある。一定時間こ
の状態を保った後、Ｖ１及びＶH がＶSS→ＶCCとなり、
Ｍ１が非導通状態に、また、ＨＶＧのの出力部がフロー
ティングになり、Ｖout もフローティングとなる。続い
て、ＶPP電位にある制御ゲートとｐ−ウェルを同電位に
保ったままＶPP電位からＶCC程度の電位に低下させた
後、Ｖ３，Ｖ５，をＶSS→ＶCCとすると、Ｍ８が導通状
態となり、Ｖout 及びＶwellがＶSS電位にまで低下す
る。この状態で消去動作前の状態と同一の状態にもど
る。
電位、Ｖ４は常にＶCC電位にあるため、Ｍ５は導通状態
Ｍ２，Ｍ４，Ｍ６，Ｍ７は非導通状態にある。従って、
出力電圧Ｖout に影響を与えるのは、Ｍ１，Ｍ８及びＨ
ＶＧを介した経路のみである。また、消去動作中は、Ｍ
６及びＭ７が常に非導通状態にあるので、ＶX 電位がＶ
SS≦ＶX ≦ＶCCの間のどんな電位にあってもＶout には
影響を与えない。消去動作前には、Ｖ１，Ｖ３，Ｖ５，
ＶH の電位はＶCCにあるので、Ｍ１は非導通、ＨＶＧの
出力部はフローティング、Ｍ８は導通状態にあるため、
Ｖout 及びＶwellはＶSS電位に固定されている。消去動
作が始まると、まず、Ｖ５がＶCC→ＶSSとなりＭ８が非
導通状態となってＶout がフローティング状態（図３中
の破線）になった後、Ｖ１がＶCC→ＶSSとなりＭ１が導
通状態となってＶout がＶSS→ＶCCと変化する。続い
て、Ｖ３がＶCC→ＶSSとなると、Ｍ３のソース，ドレイ
ン電圧がともにＶCC，ゲート電圧がＶSSとなるため、Ｍ
３のしきい値電圧が−（ＶCC−ＶSS）より高いところか
ら、Ｍ３が非導通状態となる。このときには、Ｖoutは
再びフローティング状態（図３中の点線）となってい
る。続いて、ＶH がＶCC→ＶSSとなり、ＨＶＧからＶPP
が出力されてＶout がＶCC→ＶPPとなり、フローティン
グゲート→ｐ−ウェルへの電子の引き抜きが始まる。こ
の時には、制御ゲート電圧はＶSS（選択メモリセル）、
若しくはＶPP（非選択メモリセル）にある。一定時間こ
の状態を保った後、Ｖ１及びＶH がＶSS→ＶCCとなり、
Ｍ１が非導通状態に、また、ＨＶＧのの出力部がフロー
ティングになり、Ｖout もフローティングとなる。続い
て、ＶPP電位にある制御ゲートとｐ−ウェルを同電位に
保ったままＶPP電位からＶCC程度の電位に低下させた
後、Ｖ３，Ｖ５，をＶSS→ＶCCとすると、Ｍ８が導通状
態となり、Ｖout 及びＶwellがＶSS電位にまで低下す
る。この状態で消去動作前の状態と同一の状態にもど
る。
【００１８】次に、読出し時の動作について、メモリセ
ルのしきい値電圧が書込み動作の前後で０Ｖより低い値
から０Ｖより高い値に変化するようなメモリセルを例に
とって説明する。
ルのしきい値電圧が書込み動作の前後で０Ｖより低い値
から０Ｖより高い値に変化するようなメモリセルを例に
とって説明する。
【００１９】まず、通常の読出し動作について説明す
る。通常の読出し動作前には、図６中のＶcg，Ｖwellは
ともにＶSS電位にある。読出し動作時には、通常、Ｐ−
ウェルにはＶss電圧、制御ゲートにはＶSS若しくはＶCC
電圧が印加される。この場合には、寄生トランジスタの
ゲートにＶCC電位、寄生トランジスタのソース・ドレイ
ン部分（図６（ｃ）の斜線部）には最低の場合ＶSS電
位、ｐ−ウェルにＶSS電位が印加されるが、書込み時に
寄生トランジスタにかかる実効ゲート電圧（（ゲート電
圧）−（ソース・ドレイン部分の電圧）の値）の最大値
であるＶPP電圧に比べて読出し時の実効ゲート電圧は最
高でもＶCC電位と低いので、ｐ−ウェルに負電圧を印加
することによるバックバイアス効果を利用しなくても寄
生トランジスタがオンするのを防ぐことは容易である。
通常の読出し時のｐ−ウェル電圧の調整は図１の回路及
び図４の入力信号のタイミングを用いることにより、以
下のように行うことができる。
る。通常の読出し動作前には、図６中のＶcg，Ｖwellは
ともにＶSS電位にある。読出し動作時には、通常、Ｐ−
ウェルにはＶss電圧、制御ゲートにはＶSS若しくはＶCC
電圧が印加される。この場合には、寄生トランジスタの
ゲートにＶCC電位、寄生トランジスタのソース・ドレイ
ン部分（図６（ｃ）の斜線部）には最低の場合ＶSS電
位、ｐ−ウェルにＶSS電位が印加されるが、書込み時に
寄生トランジスタにかかる実効ゲート電圧（（ゲート電
圧）−（ソース・ドレイン部分の電圧）の値）の最大値
であるＶPP電圧に比べて読出し時の実効ゲート電圧は最
高でもＶCC電位と低いので、ｐ−ウェルに負電圧を印加
することによるバックバイアス効果を利用しなくても寄
生トランジスタがオンするのを防ぐことは容易である。
通常の読出し時のｐ−ウェル電圧の調整は図１の回路及
び図４の入力信号のタイミングを用いることにより、以
下のように行うことができる。
【００２０】通常読出動作時には、Ｖ１，Ｖ３，Ｖ４，
Ｖ５，ＶH は常にＶCC電位、Ｖ２，ＶCSB は常にＶSS電
位にあるため、Ｍ１，Ｍ２，Ｍ４，Ｍ６，Ｍ７は非導
通、Ｍ３，Ｍ５，Ｍ８は導通状態にあり、また、ＨＶＧ
の出力部はフローティング状態にあるので従って、Ｖ
out は常にＶSSの電位のままである。
Ｖ５，ＶH は常にＶCC電位、Ｖ２，ＶCSB は常にＶSS電
位にあるため、Ｍ１，Ｍ２，Ｍ４，Ｍ６，Ｍ７は非導
通、Ｍ３，Ｍ５，Ｍ８は導通状態にあり、また、ＨＶＧ
の出力部はフローティング状態にあるので従って、Ｖ
out は常にＶSSの電位のままである。
【００２１】通常読出し動作時には、Ｍ６，Ｍ７は常に
非導通状態にあるので、ＶX 電位がＶSS≦ＶX ≦ＶCCの
間のどんな電位にあっても、Ｖout には影響を与えな
い。このようにＶwellがＶSSに固定された状態におい
て、選択されたメモリセルの制御ゲートがＶSS電位に固
定された状態でセル電流が流れるかどうかを判定し、読
出しが行われる。
非導通状態にあるので、ＶX 電位がＶSS≦ＶX ≦ＶCCの
間のどんな電位にあっても、Ｖout には影響を与えな
い。このようにＶwellがＶSSに固定された状態におい
て、選択されたメモリセルの制御ゲートがＶSS電位に固
定された状態でセル電流が流れるかどうかを判定し、読
出しが行われる。
【００２２】次に、図６のようなメモリセルにおいて、
しきい値電圧が負となっているときに、このメモリセル
のしきい値電圧がある負の電圧値−（ＶX −ＶSS）（た
だし、０≦ＶX ≦（ＶCC−ＶSS））より高いか低いかを
調べる際の読出し動作について説明する。この動作で
は、メモリセルのゲート電圧をＶSS、ソース部分（ソー
ス線）及びｐ−ウェルにＶSSより高い電圧を印加して、
負のしきい値電圧を判定する方法を用いる。すなわち、
メモリセルのｐ−ウェル及び、メモリセルのソース部分
にＶX 、メモリセルのドレイン部分（ビット線）にはＶ
X より高い電位、ゲートにＶSS電位を印加してセル電流
が流れるかどうかを調べ、しきい値電圧が−（ＶX −Ｖ
SS）より高いか低いかを安定する（図７を参照）。図６
においては、Ｖcg＝ＶSS，Ｖwell＝ＶX となる。この場
合には、寄生トランジスタにかかる実効的なゲート電
圧、すなわち、（ゲート電圧）−（ソース・ドレイン部
分の電圧）の値は負となるため、書き込み時とは異な
り、バックバイアス効果を利用しなくとも寄生トランジ
スタがオンするのを防ぐことは容易である。負のしきい
値電圧の読出し時のｐ−ウェル電圧の調整は図１の回
路、及び図５の入力信号のタイミングを用いることによ
り、以下のように行うことができる。
しきい値電圧が負となっているときに、このメモリセル
のしきい値電圧がある負の電圧値−（ＶX −ＶSS）（た
だし、０≦ＶX ≦（ＶCC−ＶSS））より高いか低いかを
調べる際の読出し動作について説明する。この動作で
は、メモリセルのゲート電圧をＶSS、ソース部分（ソー
ス線）及びｐ−ウェルにＶSSより高い電圧を印加して、
負のしきい値電圧を判定する方法を用いる。すなわち、
メモリセルのｐ−ウェル及び、メモリセルのソース部分
にＶX 、メモリセルのドレイン部分（ビット線）にはＶ
X より高い電位、ゲートにＶSS電位を印加してセル電流
が流れるかどうかを調べ、しきい値電圧が−（ＶX −Ｖ
SS）より高いか低いかを安定する（図７を参照）。図６
においては、Ｖcg＝ＶSS，Ｖwell＝ＶX となる。この場
合には、寄生トランジスタにかかる実効的なゲート電
圧、すなわち、（ゲート電圧）−（ソース・ドレイン部
分の電圧）の値は負となるため、書き込み時とは異な
り、バックバイアス効果を利用しなくとも寄生トランジ
スタがオンするのを防ぐことは容易である。負のしきい
値電圧の読出し時のｐ−ウェル電圧の調整は図１の回
路、及び図５の入力信号のタイミングを用いることによ
り、以下のように行うことができる。
【００２３】負のしきい値電圧読出し時には、Ｖ１，Ｖ
３，ＶH は常にＶCC電位、Ｖ２，ＶCSB は常にＶSS電位
にあるので、Ｍ１，Ｍ２は非導通、Ｍ３は導通状態にあ
り、ＨＶＧの出力部はフローティング状態となってい
る。従って、出力電圧Ｖout に影響を与えるのは、Ｍ
６，Ｍ７及びＭ８を介した経路のみである。読出し動作
前には、Ｖ４，Ｖ５はＶCC電位にあるので、Ｍ４，Ｍ
６，Ｍ７は非導通、Ｍ５，Ｍ８は導通状態にあるため、
Ｖout 及びＶwellはＶSS電位に固定されている。読出し
動作が始まると、Ｖ４，Ｖ５が同時にＶCC→ＶSSとな
り、Ｍ５，Ｍ８が非導通となると同時に、Ｍ４，Ｍ６，
Ｍ７が導通状態となり、Ｖout 、すなわちＶwellはＶSS
→ＶX となる。図１中の（イ）で示す部分を持つ回路を
ソース線電位設定回路に用いる等の方法を用いると、同
時に、メモリセルのソース部分（ソース線）の電位も、
ＶSS→ＶX となり、メモリセルのゲートＶSS、ｐ−ウェ
ルＶX 、ソース部分（ソース線）ＶX 、ドレイン部分
（ビット線）ＶX より高い電圧、というバイアス状態に
おいてセル電流が流れるかどうかを判定し、負のしきい
値電圧の読出し動作が行われる。続いて、Ｖ４，Ｖ５が
ＶSS→ＶCCとなることによりＭ５，Ｍ８が導通状態に、
Ｍ４，Ｍ６，Ｍ７が非導通状態となり、Ｖout 及びＶ
wellがＶX →ＶSSとなる。同時に、メモリセルのソース
部分の電圧もＶX →ＶSSとなり、読出し動作前の状態に
もどる。
３，ＶH は常にＶCC電位、Ｖ２，ＶCSB は常にＶSS電位
にあるので、Ｍ１，Ｍ２は非導通、Ｍ３は導通状態にあ
り、ＨＶＧの出力部はフローティング状態となってい
る。従って、出力電圧Ｖout に影響を与えるのは、Ｍ
６，Ｍ７及びＭ８を介した経路のみである。読出し動作
前には、Ｖ４，Ｖ５はＶCC電位にあるので、Ｍ４，Ｍ
６，Ｍ７は非導通、Ｍ５，Ｍ８は導通状態にあるため、
Ｖout 及びＶwellはＶSS電位に固定されている。読出し
動作が始まると、Ｖ４，Ｖ５が同時にＶCC→ＶSSとな
り、Ｍ５，Ｍ８が非導通となると同時に、Ｍ４，Ｍ６，
Ｍ７が導通状態となり、Ｖout 、すなわちＶwellはＶSS
→ＶX となる。図１中の（イ）で示す部分を持つ回路を
ソース線電位設定回路に用いる等の方法を用いると、同
時に、メモリセルのソース部分（ソース線）の電位も、
ＶSS→ＶX となり、メモリセルのゲートＶSS、ｐ−ウェ
ルＶX 、ソース部分（ソース線）ＶX 、ドレイン部分
（ビット線）ＶX より高い電圧、というバイアス状態に
おいてセル電流が流れるかどうかを判定し、負のしきい
値電圧の読出し動作が行われる。続いて、Ｖ４，Ｖ５が
ＶSS→ＶCCとなることによりＭ５，Ｍ８が導通状態に、
Ｍ４，Ｍ６，Ｍ７が非導通状態となり、Ｖout 及びＶ
wellがＶX →ＶSSとなる。同時に、メモリセルのソース
部分の電圧もＶX →ＶSSとなり、読出し動作前の状態に
もどる。
【００２４】本発明においては、前項の実施例の他に、
いくつかの変形が考えられるので、以下に簡単に示す。
前項の実施例においては、メモリセルのしきい値電圧が
書込動作の前後で０より低い値から０より高い値に変化
する場合について述べたが、本発明はこの場合に限定さ
れるものではなく、例えばしきい値電圧が書込動作の前
後で（ＶCC−ＶSS）より低い値から（ＶCC−ＶSS）より
高い値に変化するようなメモリセルにおいても有効であ
る。この場合の読み出し動作は、次のようになる。通常
読出し（メモリセルのしきい値電圧がＶCCより高いかど
うかの判定）については、前項の実施例中の通常読出し
動作において、読出し時のメモリセルの制御ゲート電圧
がＶSSとなっているのを、ＶCCに変えるだけで図４のＶ
cg以外の各信号の値は全く変えずに用いることができる
（図８（ａ））。また、図５のＶcgの値をＶSSからＶCC
に変えて、他の信号は全く同じものを用いると、メモリ
セルのしきい値電圧が０と（ＶCC−ＶSS）の間の任意の
電圧（ＶX −ＶSS）より高いかどうかの判定を行うこと
ができる（図８（ｂ））。
いくつかの変形が考えられるので、以下に簡単に示す。
前項の実施例においては、メモリセルのしきい値電圧が
書込動作の前後で０より低い値から０より高い値に変化
する場合について述べたが、本発明はこの場合に限定さ
れるものではなく、例えばしきい値電圧が書込動作の前
後で（ＶCC−ＶSS）より低い値から（ＶCC−ＶSS）より
高い値に変化するようなメモリセルにおいても有効であ
る。この場合の読み出し動作は、次のようになる。通常
読出し（メモリセルのしきい値電圧がＶCCより高いかど
うかの判定）については、前項の実施例中の通常読出し
動作において、読出し時のメモリセルの制御ゲート電圧
がＶSSとなっているのを、ＶCCに変えるだけで図４のＶ
cg以外の各信号の値は全く変えずに用いることができる
（図８（ａ））。また、図５のＶcgの値をＶSSからＶCC
に変えて、他の信号は全く同じものを用いると、メモリ
セルのしきい値電圧が０と（ＶCC−ＶSS）の間の任意の
電圧（ＶX −ＶSS）より高いかどうかの判定を行うこと
ができる（図８（ｂ））。
【００２５】また、前記実施例では書込み動作時にのみ
ｐ−ウェルにＶSSよりも低いバイアスを印加する場合に
ついて述べたが、本実施例はこの場合に限定されるもの
ではなく、例えば、書込み動作に加えて通常読出し時に
もｐ−ウェルに負バイアスをかける場合においても入力
信号を図２のように調整することに本発明をそのまま利
用できることは言うまでもない。
ｐ−ウェルにＶSSよりも低いバイアスを印加する場合に
ついて述べたが、本実施例はこの場合に限定されるもの
ではなく、例えば、書込み動作に加えて通常読出し時に
もｐ−ウェルに負バイアスをかける場合においても入力
信号を図２のように調整することに本発明をそのまま利
用できることは言うまでもない。
【００２６】また、前記実施例は図１の回路をメモリセ
ルがあるｐ−ウェルに接続した場合のものであるが、本
発明はこの場合に限定されるものではなく、他の用途、
例えばメモリセルのソース線やビット線、ワード線やＭ
ＩＳＦＥＴのソース、ドレイン、ゲート、基板、ウェル
等に接続する場合でも有効であることは言うまでもな
い。メモリセルのソース線に図１の回路を接続する方法
は、消去時にフローティングゲート→ｐ−ウェルに電荷
を引き抜くようなメモリセルにおいて、ソース線を必要
に応じてＶSSからＶPPの範囲で電位変化させる場合など
にも有効に利用できる。
ルがあるｐ−ウェルに接続した場合のものであるが、本
発明はこの場合に限定されるものではなく、他の用途、
例えばメモリセルのソース線やビット線、ワード線やＭ
ＩＳＦＥＴのソース、ドレイン、ゲート、基板、ウェル
等に接続する場合でも有効であることは言うまでもな
い。メモリセルのソース線に図１の回路を接続する方法
は、消去時にフローティングゲート→ｐ−ウェルに電荷
を引き抜くようなメモリセルにおいて、ソース線を必要
に応じてＶSSからＶPPの範囲で電位変化させる場合など
にも有効に利用できる。
【００２７】また、前記実施例は、フローティングゲー
トを有する不揮発性メモリセルを例にとって説明を行っ
てきたが、本発明はこの場合に限定されるものではな
く、ＭＮＯＳ等のフローティングゲートを持たない不揮
発性メモリセルにおいても有効であり、また紫外線消去
型のＥＰＲＯＭ等においても有効であることは言うまで
もない。
トを有する不揮発性メモリセルを例にとって説明を行っ
てきたが、本発明はこの場合に限定されるものではな
く、ＭＮＯＳ等のフローティングゲートを持たない不揮
発性メモリセルにおいても有効であり、また紫外線消去
型のＥＰＲＯＭ等においても有効であることは言うまで
もない。
【００２８】また、前記実施例は、ｎ基板上のｐウェル
内にメモリセルが形成された場合について扱ったが、ｐ
基板上にメモリセルが形成された場合においても有効で
ある。
内にメモリセルが形成された場合について扱ったが、ｐ
基板上にメモリセルが形成された場合においても有効で
ある。
【００２９】また、本発明は図１の回路に限定されるも
のではなく、図１の回路の（ア）、（イ）、（ウ）の部
分をそれぞれ図９、図１０、図１１のようにトランジス
タの種類を変えたり、種類や特性の異なるトランジスタ
を挿入するなどのような変更を行った場合など種々変更
可能であることは言うまでもない。
のではなく、図１の回路の（ア）、（イ）、（ウ）の部
分をそれぞれ図９、図１０、図１１のようにトランジス
タの種類を変えたり、種類や特性の異なるトランジスタ
を挿入するなどのような変更を行った場合など種々変更
可能であることは言うまでもない。
【００３０】ここで図９（ｄ），（ｅ），（ｆ），
（ｇ）について簡単に説明する。図１よりわかるよう
に、出力部には高電圧ＶPPが印加される場合があるた
め、Ｖout 端子と接しているトランジスタ、具体的には
図１のＭ３，Ｍ６，Ｍ７，Ｍ８や図９の破線で囲まれた
素子は高電圧ＶPPに耐えられるような素子が用いられ
る。この高電圧ＶPPに耐えられる素子は例えばゲート酸
化膜厚が厚くしてある、などの特徴があり、ゲート酸化
膜厚が厚いため、ゲート酸化膜厚がより薄い素子に比べ
てしきい値電圧の絶対値が高くなり、バックバイアス効
果が大きくなる等の特徴がでてくる。すると、Ｅｔｙｐ
ｅ素子では、例えばＶCC近くの電圧を転送する際の転送
能力が、ゲート酸化膜厚がより薄い素子に比べて、低下
するため、ゲート幅を広くするなどの工夫が必要となり
素子寸法の増加につながる。また、Ｄｔｙｐｅ素子では
カットオフ特性が悪くなる。ところが、図９（ｄ），
（ｅ），（ｆ），（ｇ）のように高電圧に耐えられる素
子（破線で囲まれた素子）と酸化膜厚がより薄い素子を
直列に接続した構造を用いることによりパターン面積を
小さくできる。図９（ｄ），（ｅ），（ｆ），（ｇ）で
は右側（ＶPPに耐えられる素子）のトランジスタはＶ
out がＶPP、Ｖ３がＶSSの際に左側トランジスタが壊れ
ない程度の電圧しか転送できない、という特性を満たせ
ば、しきい値電圧の値やカットオフ特性に関する制約は
ないので、ＶPPに耐えられる素子だけで転送を行う場合
の素子寸法に比べてずっと小さい寸法でも転送能力を高
くできる。また図９（ｄ），（ｅ），（ｆ），（ｇ）の
左側の素子は高電圧に耐える必要がなくゲート酸化膜厚
を薄くできるので、寸法を大きくしなくても高い転送能
力が実現でき、またカットオフ特性もよくなる。従っ
て、図９（ｄ），（ｅ），（ｆ），（ｇ）のような構造
を用いることにより図９（ａ），（ｂ），（ｃ）や図１
（ア）を用いる場合に比べてパターン面積を小さく、カ
ットオフ特性を良好にすることができる。
（ｇ）について簡単に説明する。図１よりわかるよう
に、出力部には高電圧ＶPPが印加される場合があるた
め、Ｖout 端子と接しているトランジスタ、具体的には
図１のＭ３，Ｍ６，Ｍ７，Ｍ８や図９の破線で囲まれた
素子は高電圧ＶPPに耐えられるような素子が用いられ
る。この高電圧ＶPPに耐えられる素子は例えばゲート酸
化膜厚が厚くしてある、などの特徴があり、ゲート酸化
膜厚が厚いため、ゲート酸化膜厚がより薄い素子に比べ
てしきい値電圧の絶対値が高くなり、バックバイアス効
果が大きくなる等の特徴がでてくる。すると、Ｅｔｙｐ
ｅ素子では、例えばＶCC近くの電圧を転送する際の転送
能力が、ゲート酸化膜厚がより薄い素子に比べて、低下
するため、ゲート幅を広くするなどの工夫が必要となり
素子寸法の増加につながる。また、Ｄｔｙｐｅ素子では
カットオフ特性が悪くなる。ところが、図９（ｄ），
（ｅ），（ｆ），（ｇ）のように高電圧に耐えられる素
子（破線で囲まれた素子）と酸化膜厚がより薄い素子を
直列に接続した構造を用いることによりパターン面積を
小さくできる。図９（ｄ），（ｅ），（ｆ），（ｇ）で
は右側（ＶPPに耐えられる素子）のトランジスタはＶ
out がＶPP、Ｖ３がＶSSの際に左側トランジスタが壊れ
ない程度の電圧しか転送できない、という特性を満たせ
ば、しきい値電圧の値やカットオフ特性に関する制約は
ないので、ＶPPに耐えられる素子だけで転送を行う場合
の素子寸法に比べてずっと小さい寸法でも転送能力を高
くできる。また図９（ｄ），（ｅ），（ｆ），（ｇ）の
左側の素子は高電圧に耐える必要がなくゲート酸化膜厚
を薄くできるので、寸法を大きくしなくても高い転送能
力が実現でき、またカットオフ特性もよくなる。従っ
て、図９（ｄ），（ｅ），（ｆ），（ｇ）のような構造
を用いることにより図９（ａ），（ｂ），（ｃ）や図１
（ア）を用いる場合に比べてパターン面積を小さく、カ
ットオフ特性を良好にすることができる。
【００３１】次に、図１（ウ）及び図１１について説明
する。図２〜図５からわかるように図１（ウ）の部分は
書込み、消去、読出し動作の前後にＶout をＶSSに固定
する、という働きをするものであるが、同時にＶout に
ＶSSより低い電位ＶA が出力されている際にはリミッタ
の役割も果たす。Ｖout にＭ２，Ｍ３を介してＶA が出
力されている場合には図１（ウ）あるいは図１１の素子
が形成されているｐ−ウェル若しくはｐ−基板にもＶA
が印加されているとともにゲートにはＶSS電位が印加さ
れているため、図１（ウ）あるいは図１１のＥｔｙｐｅ
ｎチャネルＭＯＳＦＥＴはＶSS−ＶA ＞ＶthE （Ｖ
thE はＥｔｙｐｅ ｎチャネルＭＯＳＦＥＴのしきい値
電圧）となった場合オン状態となる。この場合には図１
１のＤｔｙｐｅ ｎチャネルＭＯＳＦＥＴもオン状態と
なっているため、図１（ウ）と図１１のどちらを用いて
も出力電圧は（ＶSS−ＶTHE ）より低い値に下げること
はなくなる。また、図１３に示しようなリミッタの働き
をする素子を図１のＬＶＧの出力部に新たに入れた場合
でも本発明は有効である。
する。図２〜図５からわかるように図１（ウ）の部分は
書込み、消去、読出し動作の前後にＶout をＶSSに固定
する、という働きをするものであるが、同時にＶout に
ＶSSより低い電位ＶA が出力されている際にはリミッタ
の役割も果たす。Ｖout にＭ２，Ｍ３を介してＶA が出
力されている場合には図１（ウ）あるいは図１１の素子
が形成されているｐ−ウェル若しくはｐ−基板にもＶA
が印加されているとともにゲートにはＶSS電位が印加さ
れているため、図１（ウ）あるいは図１１のＥｔｙｐｅ
ｎチャネルＭＯＳＦＥＴはＶSS−ＶA ＞ＶthE （Ｖ
thE はＥｔｙｐｅ ｎチャネルＭＯＳＦＥＴのしきい値
電圧）となった場合オン状態となる。この場合には図１
１のＤｔｙｐｅ ｎチャネルＭＯＳＦＥＴもオン状態と
なっているため、図１（ウ）と図１１のどちらを用いて
も出力電圧は（ＶSS−ＶTHE ）より低い値に下げること
はなくなる。また、図１３に示しようなリミッタの働き
をする素子を図１のＬＶＧの出力部に新たに入れた場合
でも本発明は有効である。
【００３２】
【発明の効果】以上述べたように、本発明よれば、素子
分離長が従来よりも狭くなり、セル面積の縮小を実現で
きる。
分離長が従来よりも狭くなり、セル面積の縮小を実現で
きる。
【図１】 本発明の一実施例を示す回路図。
【図２】 書込み動作時における図１の回路の各部及び
メモリセルの制御ゲートの電圧を示すタイミング図。
メモリセルの制御ゲートの電圧を示すタイミング図。
【図３】 消去動作時における図１の回路の各部及びメ
モリセルの制御ゲートの電圧を示すタイミング図。
モリセルの制御ゲートの電圧を示すタイミング図。
【図４】 通常の読出し動作（しきい値電圧が正か負か
の判定）時における図１の回路の各部、メモリセルの制
御ゲート、及びメモリセルのソース部分の電圧を示すタ
イミング図。
の判定）時における図１の回路の各部、メモリセルの制
御ゲート、及びメモリセルのソース部分の電圧を示すタ
イミング図。
【図５】 負のしきい値電圧読出し時における図１の回
路の各部、メモリセルの制御ゲート、及びメモリセルの
ソース部分お電圧を示すタイミング図。
路の各部、メモリセルの制御ゲート、及びメモリセルの
ソース部分お電圧を示すタイミング図。
【図６】 メモリセルの断面図であり、（ａ）はセル電
流が流れる方向と平行な方向、（ｂ）はセル電流が流れ
る方向に対して垂直な方向の断面図であり、（ｃ）は
（ｂ）の破線で囲まれた部分、つまり素子分離（寄生ト
ランジスタ）部分の拡大図。
流が流れる方向と平行な方向、（ｂ）はセル電流が流れ
る方向に対して垂直な方向の断面図であり、（ｃ）は
（ｂ）の破線で囲まれた部分、つまり素子分離（寄生ト
ランジスタ）部分の拡大図。
【図７】 書込み動作の前後でメモリセルのしきい値電
圧が負から正に変化するメモリセルにおける読出し動作
時のバイアス状態を示し、（ａ）は通常読出し動作時の
場合、（ｂ）は負のしきい値電圧読出し時の場合を説明
する断面図。
圧が負から正に変化するメモリセルにおける読出し動作
時のバイアス状態を示し、（ａ）は通常読出し動作時の
場合、（ｂ）は負のしきい値電圧読出し時の場合を説明
する断面図。
【図８】 書込み動作の前後でメモリセルのしきい値電
圧が（ＶCC−ＶSS）より低い値から（ＶCC−ＶSS）より
高い値に変化するメモリセルにおける読出し動作時のバ
イアス状態を示し、（ａ）は通常読出し動作（しきい値
電圧が（ＶCC−ＶSS）より高いかどうかの判定）時の場
合、（ｂ）は（ＶCC−ＶSS）より低く、０Ｖより高いし
きい値電圧の読出し動作時の場合を説明する断面図。
圧が（ＶCC−ＶSS）より低い値から（ＶCC−ＶSS）より
高い値に変化するメモリセルにおける読出し動作時のバ
イアス状態を示し、（ａ）は通常読出し動作（しきい値
電圧が（ＶCC−ＶSS）より高いかどうかの判定）時の場
合、（ｂ）は（ＶCC−ＶSS）より低く、０Ｖより高いし
きい値電圧の読出し動作時の場合を説明する断面図。
【図９】 図１に示した（ア）の部分の他の実施例を示
す回路図。
す回路図。
【図１０】 図１に示した（イ）の部分の他の実施例を
示す回路図。
示す回路図。
【図１１】 図１に示した（ウ）の部分の他の実施例を
示す回路図。
示す回路図。
【図１２】 ＮＡＮＤ型ＥＥＰＲＯＭセルアレイ部の構
成を示す回路図。
成を示す回路図。
【図１３】 図１の低電圧発生回路ＬＶＧの出力部に付
けるリミッタの実施例を示す回路図。
けるリミッタの実施例を示す回路図。
Ｍ１，Ｍ４，Ｍ７ ｐチャネルエンハンスメント型ＭＩ
ＳＦＥＴ Ｍ２，Ｍ５，Ｍ６，Ｍ８ ｎチャネルエンハンスメント
型ＭＯＳＦＥＴ Ｍ３ ｎチャネルディプリッション型ＭＩＳＦＥＴ ＨＶＧ 高電圧発生回路
ＳＦＥＴ Ｍ２，Ｍ５，Ｍ６，Ｍ８ ｎチャネルエンハンスメント
型ＭＯＳＦＥＴ Ｍ３ ｎチャネルディプリッション型ＭＩＳＦＥＴ ＨＶＧ 高電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 遠藤 哲郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (8)
- 【請求項１】複数本のビット線と、このビット線と交差
して配設された複数本のワード線と、前記ビット線とワ
ード線の各交差位置に配置されてワード線により駆動さ
れて、ビット線、若しくはソース線との間でデータのや
りとりが行われる書込み可能な不揮発性半導体メモリセ
ルにおいて、前記メモリセルは、第１導電型基板、若し
くは第２導電型基板に形成された第１導電型ウェルに形
成され、選択的に制御デートに高電圧も印加するデータ
書込み動作時に前記第１導電型基板若しくはウェルに前
記制御ゲートに印加する電位と逆極性の電位が印加され
るように、制御する回路を備えたことを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】前記制御回路は、高電圧発生回路を有し、
データ消去時に、前記第１導電型基板、若しくはウェル
を高電圧に設定することを特徴とする請求項１記載の不
揮発性半導体記憶装置。 - 【請求項３】前記制御回路は、接地電位以上電源電位以
下の任意の入力電位を出力部に転送する手段を有し、デ
ータ読み出し時に、前記第１導電型基板、若しくはウェ
ルを前記任意の入力電位に設定可能であることを特徴と
する請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】前記制御回路は、出力部と接地電位を接続
するトランジスタを有し、書込み動作、消去動作、及び
読み出し動作の前後には前記トランジスタがオン状態と
なり、前記第１導電型基板、若しくはウェルを接地電位
に設定することを特徴とする請求項１記載の不揮発性半
導体記憶装置。 - 【請求項５】複数本のビット線と、このビット線と交差
して配設された複数本のワード線と、このワード線と前
記ビット線との各交差位置に配置されてワード線により
駆動されてビット線若しくはソース線との間でデータの
やりとりが行なわれる書込み可能な不揮発性半導体メモ
リセルとを具備して構成されたものにおいて、前記メモ
リセルは、第１導電型基板若しくは第２導電型基板に形
成された第１導電型ウェルに形成され、前記第１導電型
基板若しくはウェルに接地電位より高い電圧を印加する
とともに、メモリセルのソース部分にも前記高い電圧を
印加し、またメモリセルの制御ゲートに接地電位を印加
し、負のしきい値電圧の読み出しを行うことを特徴とす
る不揮発性半導体記憶装置。 - 【請求項６】複数本のビット線と、このビット線と交差
して配設された複数本のワード線と、このワード線と前
記ビット線との各交差位置に配置され、前記ワード線に
より駆動され、前記ビット線若しくはソース線との間で
データのやりとりが行なわれる書込み可能な不揮発性半
導体メモリセルとを具備してなるものにおいて、前記メ
モリセルは、第１導電型基板、若しくは第２導電型基板
に形成された第１導電型ウェルに形成され、前記第１導
電型基板若しくはウェルに接地電位より高い電圧を印加
するとともに、メモリセルのソース部分にも前記高い電
圧を印加し、またメモリセルの制御ゲートに電源電位を
印加することにより、接地電位と電源電位の間にあるし
きい値電圧の読出しを行うことを特徴とする不揮発性半
導体記憶装置。 - 【請求項７】前記不揮発性半導体メモリセルは、電気的
書替え可能な不揮発性半導体メモリセルであることを特
徴とする請求項１，５又は６に記載の不揮発性半導体記
憶装置。 - 【請求項８】前記不揮発性半導体メモリセルは、電気的
書替え可能な不揮発性メモリセルであって、複数個ずつ
直列接続されてＮＡＮＤセルを構成していることを特徴
とする請求項１，５又は６記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8880492A JPH05290588A (ja) | 1992-04-09 | 1992-04-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8880492A JPH05290588A (ja) | 1992-04-09 | 1992-04-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05290588A true JPH05290588A (ja) | 1993-11-05 |
Family
ID=13953071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8880492A Pending JPH05290588A (ja) | 1992-04-09 | 1992-04-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05290588A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321656B1 (ko) * | 1998-08-31 | 2002-01-24 | 가네꼬 히사시 | 반도체 집적회로 |
| JP2005149695A (ja) * | 2003-11-18 | 2005-06-09 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子のしきい電圧測定方法 |
| KR100706071B1 (ko) * | 2002-10-07 | 2007-04-11 | 인피니언 테크놀로지스 아게 | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 |
-
1992
- 1992-04-09 JP JP8880492A patent/JPH05290588A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321656B1 (ko) * | 1998-08-31 | 2002-01-24 | 가네꼬 히사시 | 반도체 집적회로 |
| KR100706071B1 (ko) * | 2002-10-07 | 2007-04-11 | 인피니언 테크놀로지스 아게 | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 |
| JP2005149695A (ja) * | 2003-11-18 | 2005-06-09 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子のしきい電圧測定方法 |
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