JP2000077534A - 半導体集積回路 - Google Patents
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- 238000010304 firing Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 電源電圧が小さい場合にも切換回路を切換え
て所望電圧を出力ノードに供給することにある。 【解決手段】 ソースとサブを共通に接続し、ドレイン
を第１電圧源に接続し、ゲートに第１切換信号を印加す
るトリプルウェル上Ｎ型トランジスタＭ３と、トランジ
スタＭ３のソースにドレインを接続すると共に、ソース
及びサブに第２電圧源を接続し、ゲ−トに第２切換信号
を印加するトリプルウェル上Ｎ型トランジスタＭ２と、
第１または第２切換制御信号Ｓ１、Ｓ２のいずれかを動
作し、第１電圧源または第２電圧源より第１または第２
電圧のいずれかを選択して出力側に印加する回路とを備
えたことを特徴とする。
て所望電圧を出力ノードに供給することにある。 【解決手段】 ソースとサブを共通に接続し、ドレイン
を第１電圧源に接続し、ゲートに第１切換信号を印加す
るトリプルウェル上Ｎ型トランジスタＭ３と、トランジ
スタＭ３のソースにドレインを接続すると共に、ソース
及びサブに第２電圧源を接続し、ゲ−トに第２切換信号
を印加するトリプルウェル上Ｎ型トランジスタＭ２と、
第１または第２切換制御信号Ｓ１、Ｓ２のいずれかを動
作し、第１電圧源または第２電圧源より第１または第２
電圧のいずれかを選択して出力側に印加する回路とを備
えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、特にメモリセルの
ゲート選択用デコーダに供給する電圧の切換を行う回路
を有する半導体集積回路に関する。
ゲート選択用デコーダに供給する電圧の切換を行う回路
を有する半導体集積回路に関する。
【０００２】
【従来の技術】従来から半導体集積回路には、メモリセ
ルのゲート選択用デコーダに供給する電圧の切換回路が
ある。切換回路によりゲート選択用デコーダに所望の電
圧を供給することができる。
ルのゲート選択用デコーダに供給する電圧の切換回路が
ある。切換回路によりゲート選択用デコーダに所望の電
圧を供給することができる。
【０００３】このような半導体集積回路の切換回路に
は、例えば、特公平６−１０３４２６号公報、特許第２
５１６２９６号公報及び特表平１０−５０５９５３号公
報に記載されたものなどがある。特公平６−１０３４２
６号公報に記載の発明は、液晶ディスプレイのドライブ
回路において、電源とアース間における直流電流の流れ
を防止して低消費電力にする。特許第２５１６２９６号
公報に記載の発明は、ＤＲＡＭのワードライン駆動回路
において、アクセストランジスタのゲートを負電位に維
持することにより、ワードラインを駆動させる。特表平
１０−５０５９５３号公報に記載の発明は、サイリスタ
の制御回路において、点弧ゲートによって、サイリスタ
のゲートへの正電圧の印加の際に導通状態に切換える。
は、例えば、特公平６−１０３４２６号公報、特許第２
５１６２９６号公報及び特表平１０−５０５９５３号公
報に記載されたものなどがある。特公平６−１０３４２
６号公報に記載の発明は、液晶ディスプレイのドライブ
回路において、電源とアース間における直流電流の流れ
を防止して低消費電力にする。特許第２５１６２９６号
公報に記載の発明は、ＤＲＡＭのワードライン駆動回路
において、アクセストランジスタのゲートを負電位に維
持することにより、ワードラインを駆動させる。特表平
１０−５０５９５３号公報に記載の発明は、サイリスタ
の制御回路において、点弧ゲートによって、サイリスタ
のゲートへの正電圧の印加の際に導通状態に切換える。
【０００４】図６は従来の回路構成図である。トランジ
スタＭ１のソースは、出力ノードＯＵＴに接続し、トラ
ンジスタＭ１のサブがトランジスタＭ２のサブと同様に
トランジスタＭ２のソースに共通接続する。各トランジ
スタのゲートは、出力ノードＯＵＴに出力される電圧を
制御するための切換制御信号である信号Ｓ１，Ｓ２が与
えられる。この信号は電源電圧Ｖｃｃ、グランド電圧Ｖ
ｓｓ、あるいは負電圧Ｖｎｅｇのいずれかの電圧を供給
する。例として、出力ノードＯＵＴに正電圧Ｖｄｄを出
力する場合を説明する。この場合には、信号Ｓ１を電源
電圧Ｖｃｃとし、信号Ｓ２をグランド電圧／負電圧（Ｖ
ｓｓ／Ｖｎｅｇ）にする。この時には、トランジスタＭ
１のドレインが正電圧Ｖｄｄ、トランジスタＭ２ソース
がグランド電圧／負電圧（Ｖｓｓ／Ｖｎｅｇ）であり、
出力ノードＯＵＴには最大で電源電圧よりトランジスタ
Ｍ１のしきい値電圧を減算した電圧（Ｖｃｃ−Ｖｔｍ
１）が印加される。Ｖｄｄ＜Ｖｃｃ−Ｖｔｍ１であれ
ば、出力ノードＯＵＴにはＶｄｄが供給される。
スタＭ１のソースは、出力ノードＯＵＴに接続し、トラ
ンジスタＭ１のサブがトランジスタＭ２のサブと同様に
トランジスタＭ２のソースに共通接続する。各トランジ
スタのゲートは、出力ノードＯＵＴに出力される電圧を
制御するための切換制御信号である信号Ｓ１，Ｓ２が与
えられる。この信号は電源電圧Ｖｃｃ、グランド電圧Ｖ
ｓｓ、あるいは負電圧Ｖｎｅｇのいずれかの電圧を供給
する。例として、出力ノードＯＵＴに正電圧Ｖｄｄを出
力する場合を説明する。この場合には、信号Ｓ１を電源
電圧Ｖｃｃとし、信号Ｓ２をグランド電圧／負電圧（Ｖ
ｓｓ／Ｖｎｅｇ）にする。この時には、トランジスタＭ
１のドレインが正電圧Ｖｄｄ、トランジスタＭ２ソース
がグランド電圧／負電圧（Ｖｓｓ／Ｖｎｅｇ）であり、
出力ノードＯＵＴには最大で電源電圧よりトランジスタ
Ｍ１のしきい値電圧を減算した電圧（Ｖｃｃ−Ｖｔｍ
１）が印加される。Ｖｄｄ＜Ｖｃｃ−Ｖｔｍ１であれ
ば、出力ノードＯＵＴにはＶｄｄが供給される。
【０００５】
【発明が解決しようとする課題】しかしながら、トラン
ジスタＭ１のしきい値Ｖｔｍ１は、トランジスタＭ１の
ソース電位がサブの電位よりもトランジスタＭ２のしき
い値（Ｖｔｍ２）の分だけ高電位になる、つまりトラン
ジスタＭ２のしきい値Ｖｔｍ２の分だけバックゲートバ
イアス特性の影響を受ける値になってしまう。そのた
め、特に電源電圧Ｖｃｃが低い場合、出力ノードＯＵＴ
には正電圧Ｖｄｄが供給されなくなる。
ジスタＭ１のしきい値Ｖｔｍ１は、トランジスタＭ１の
ソース電位がサブの電位よりもトランジスタＭ２のしき
い値（Ｖｔｍ２）の分だけ高電位になる、つまりトラン
ジスタＭ２のしきい値Ｖｔｍ２の分だけバックゲートバ
イアス特性の影響を受ける値になってしまう。そのた
め、特に電源電圧Ｖｃｃが低い場合、出力ノードＯＵＴ
には正電圧Ｖｄｄが供給されなくなる。
【０００６】本発明の主要な目的は、上記課題を解決す
るため、電源電圧が小さい場合にも切換回路を切換えて
所望電圧を出力ノードに供給することができる半導体集
積回路を提供することにある。
るため、電源電圧が小さい場合にも切換回路を切換えて
所望電圧を出力ノードに供給することができる半導体集
積回路を提供することにある。
【０００７】本発明のさらなる目的は、バイポーラアク
ションやサイリスタアクションを未然に防止することに
ある。
ションやサイリスタアクションを未然に防止することに
ある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
の手段として、請求項１に係る本発明の半導体集積回路
は、ソースとサブを共通に接続し、ドレインを第１の電
圧源に接続し、ゲートに第１の切換制御信号を印加する
第１のトランジスタと、第１のトランジスタのソースに
ドレインを接続すると共に、ソース及びサブに第２の電
圧源を接続し、ゲ−トに第２の切換制御信号を印加する
第２のトランジスタと、第１または第２の切換制御信号
のいずれかに基づいて第１または第２のトランジスタの
いずれかを動作し、第１または第２の電圧源より電圧を
供給する手段とを備えたことを特徴とする。
の手段として、請求項１に係る本発明の半導体集積回路
は、ソースとサブを共通に接続し、ドレインを第１の電
圧源に接続し、ゲートに第１の切換制御信号を印加する
第１のトランジスタと、第１のトランジスタのソースに
ドレインを接続すると共に、ソース及びサブに第２の電
圧源を接続し、ゲ−トに第２の切換制御信号を印加する
第２のトランジスタと、第１または第２の切換制御信号
のいずれかに基づいて第１または第２のトランジスタの
いずれかを動作し、第１または第２の電圧源より電圧を
供給する手段とを備えたことを特徴とする。
【０００９】請求項１に係る本発明の半導体集積回路で
は、第１のトランジスタをソースとサブを共通に接続
し、ドレインを第１の電圧源に接続し、ゲートに第１の
切換制御信号を印加する。第２のトランジスタは第１の
トランジスタのソースにドレインを接続すると共に、ソ
ース及びサブに第２の電圧源を接続し、ゲ−トに第２の
切換制御信号を印加する。供給する手段は、第１または
第２の切換信号のいずれかに基づいて第１または第２の
トランジスタのいずれかを動作し、第１または第２の電
圧源より電圧を供給する。以上により、電源電圧が小さ
い場合に切換えにより所望の電圧を供給することができ
る。
は、第１のトランジスタをソースとサブを共通に接続
し、ドレインを第１の電圧源に接続し、ゲートに第１の
切換制御信号を印加する。第２のトランジスタは第１の
トランジスタのソースにドレインを接続すると共に、ソ
ース及びサブに第２の電圧源を接続し、ゲ−トに第２の
切換制御信号を印加する。供給する手段は、第１または
第２の切換信号のいずれかに基づいて第１または第２の
トランジスタのいずれかを動作し、第１または第２の電
圧源より電圧を供給する。以上により、電源電圧が小さ
い場合に切換えにより所望の電圧を供給することができ
る。
【００１０】本発明の請求項２記載の発明は、請求項１
に記載のトランジスタが、半導体基板上に形成された第
１ウェルと、該第１ウェル上に形成された第２ウェルと
からなるトリプルウェル上で構成されたＮ型トランジス
タである。
に記載のトランジスタが、半導体基板上に形成された第
１ウェルと、該第１ウェル上に形成された第２ウェルと
からなるトリプルウェル上で構成されたＮ型トランジス
タである。
【００１１】請求項３に記載の本発明の半導体集積回路
は、請求項１記載の半導体集積回路において、供給する
回路は、第１のトランジスタのソースと第２のトランジ
スタのドレインを直列に接続して第１または第２のトラ
ンジスタの切換を第１または第２の切換制御信号により
することを特徴とする。
は、請求項１記載の半導体集積回路において、供給する
回路は、第１のトランジスタのソースと第２のトランジ
スタのドレインを直列に接続して第１または第２のトラ
ンジスタの切換を第１または第２の切換制御信号により
することを特徴とする。
【００１２】請求項３に係る本発明の半導体集積回路で
は、供給する回路により第１のトランジスタのソースと
第２のトランジスタのドレインを直列に接続し、第１ま
たは第２のトランジスタの切換を第１または第２の切換
制御信号により行う。
は、供給する回路により第１のトランジスタのソースと
第２のトランジスタのドレインを直列に接続し、第１ま
たは第２のトランジスタの切換を第１または第２の切換
制御信号により行う。
【００１３】請求項４記載の本発明の半導体集積回路
は、第１のトランジスタのソースおよびサブは、第２の
トランジスタのドレインから出力ノードに接続し、第１
のトランジスタのサブは、第１のトランジスタのソース
と同電位であることを特徴とする。
は、第１のトランジスタのソースおよびサブは、第２の
トランジスタのドレインから出力ノードに接続し、第１
のトランジスタのサブは、第１のトランジスタのソース
と同電位であることを特徴とする。
【００１４】請求項４に係る半導体集積回路は、第１の
トランジスタのソースおよびサブは、第２のトランジス
タのドレインから出力ノードに接続し、第１のトランジ
スタのサブは、第１のトランジスタのソースと同電位に
する。これにより、バックゲートのバイアス特性の影響
を受けないようにする。
トランジスタのソースおよびサブは、第２のトランジス
タのドレインから出力ノードに接続し、第１のトランジ
スタのサブは、第１のトランジスタのソースと同電位に
する。これにより、バックゲートのバイアス特性の影響
を受けないようにする。
【００１５】請求項５に記載の本発明の半導体集積回路
は、ソースとサブを共通に接続し、ドレインを第１の電
圧源に接続し、ゲートに第１の切換制御信号を印加する
第１のトランジスタと、第１のトランジスタのソースに
ドレインを接続すると共に、ソース及びサブに第２の電
圧源を接続し、ゲ−トに第２の切換制御信号を印加する
第２のトランジスタと、第１のトランジスタのドレイン
にドレインを接続し、ソースを第２のトランジスタのド
レインに接続し、サブを前記第２のトランジスタのサブ
に接続し、ゲートを第１の切換制御信号側と接続する第
３のトランジスタと、第１または第２の切換制御信号の
いずれかに基づいて第１〜第３のトランジスタのいずれ
かを動作し、第１または第２の電圧源より電圧を供給す
る手段とを備えたことを特徴とする。
は、ソースとサブを共通に接続し、ドレインを第１の電
圧源に接続し、ゲートに第１の切換制御信号を印加する
第１のトランジスタと、第１のトランジスタのソースに
ドレインを接続すると共に、ソース及びサブに第２の電
圧源を接続し、ゲ−トに第２の切換制御信号を印加する
第２のトランジスタと、第１のトランジスタのドレイン
にドレインを接続し、ソースを第２のトランジスタのド
レインに接続し、サブを前記第２のトランジスタのサブ
に接続し、ゲートを第１の切換制御信号側と接続する第
３のトランジスタと、第１または第２の切換制御信号の
いずれかに基づいて第１〜第３のトランジスタのいずれ
かを動作し、第１または第２の電圧源より電圧を供給す
る手段とを備えたことを特徴とする。
【００１６】請求項５に係る本発明の半導体集積回路に
おいて、第１のトランジスタは、ソースとサブを共通に
接続し、ドレインを第１の電圧源に接続し、ゲートに第
１の切換制御信号を印加する。第２のトランジスタは、
第１のトランジスタのソースにドレインを接続すると共
に、ソース及びサブに第２の電圧源を接続し、ゲ−トに
第２の切換制御信号を印加する。第３のトランジスタ
は、第１のトランジスタのドレインにドレインを接続
し、ソースを第２のトランジスタのドレインに接続し、
サブを前記第２のトランジスタのサブに接続し、ゲート
を第１の切換制御信号側と接続する。電圧を供給する手
段は、第１または第２の切換制御信号のいずれかに基づ
いて第１〜第３のトランジスタのいずれかを動作し、第
１または第２の電圧源より電圧を供給する。これによ
り、電源電圧が小さい場合にも所望電圧を出力ノードに
供給することができる。またバイポーラアクションやサ
イリスタアクションを未然に防止する。
おいて、第１のトランジスタは、ソースとサブを共通に
接続し、ドレインを第１の電圧源に接続し、ゲートに第
１の切換制御信号を印加する。第２のトランジスタは、
第１のトランジスタのソースにドレインを接続すると共
に、ソース及びサブに第２の電圧源を接続し、ゲ−トに
第２の切換制御信号を印加する。第３のトランジスタ
は、第１のトランジスタのドレインにドレインを接続
し、ソースを第２のトランジスタのドレインに接続し、
サブを前記第２のトランジスタのサブに接続し、ゲート
を第１の切換制御信号側と接続する。電圧を供給する手
段は、第１または第２の切換制御信号のいずれかに基づ
いて第１〜第３のトランジスタのいずれかを動作し、第
１または第２の電圧源より電圧を供給する。これによ
り、電源電圧が小さい場合にも所望電圧を出力ノードに
供給することができる。またバイポーラアクションやサ
イリスタアクションを未然に防止する。
【００１７】請求項６に記載の半導体集積回路は、請求
項５に記載のトランジスタが、半導体基板上に形成され
た第１ウェルと、該第１ウェル上に形成された第２ウェ
ルとからなるトリプルウェル上で構成されたＮ型トラン
ジスタである。
項５に記載のトランジスタが、半導体基板上に形成され
た第１ウェルと、該第１ウェル上に形成された第２ウェ
ルとからなるトリプルウェル上で構成されたＮ型トラン
ジスタである。
【００１８】請求項７に記載の本発明の半導体集積回路
において、供給する手段は、第１のトランジスタのソー
スと第２のトランジスタのドレインを直列に接続し、第
１のトランジスタと第３のトランジスタを並列に接続し
て、第１、第３または第２のトランジスタの切換を第１
または第２の切換制御信号に基づいて行い、第１または
第２の電圧源から第１または第２の電圧を出力ポートに
供給することを特徴とする。
において、供給する手段は、第１のトランジスタのソー
スと第２のトランジスタのドレインを直列に接続し、第
１のトランジスタと第３のトランジスタを並列に接続し
て、第１、第３または第２のトランジスタの切換を第１
または第２の切換制御信号に基づいて行い、第１または
第２の電圧源から第１または第２の電圧を出力ポートに
供給することを特徴とする。
【００１９】請求項７に係る本発明の半導体集積回路で
は、供給する手段において、第１のトランジスタのソー
スと第２のトランジスタのドレインを直列に接続し、第
１のトランジスタと第３のトランジスタを並列に接続し
て、第１、第３または第２のトランジスタの切換を第１
または第２の切換制御信号に基づいて行い、第１または
第２の電圧源から第１または第２の電圧を出力ポートに
供給する。
は、供給する手段において、第１のトランジスタのソー
スと第２のトランジスタのドレインを直列に接続し、第
１のトランジスタと第３のトランジスタを並列に接続し
て、第１、第３または第２のトランジスタの切換を第１
または第２の切換制御信号に基づいて行い、第１または
第２の電圧源から第１または第２の電圧を出力ポートに
供給する。
【００２０】
【発明の実施の形態】本発明の実施の形態を図面に基づ
いて説明する。図１は本発明の実施形態の回路構成図で
ある。トリプルウェル上のＮｃｈトランジスタを直列に
接続し、一方の第１トランジスタＭ３のドレインは第１
電圧源より正電圧Ｖｄｄまたはグランド電圧Ｖｓｓを印
加する。もう一方の第２トランジスタＭ２のソース及び
サブは第２電圧源よりグランド電圧Ｖｓｓまたは負電圧
Ｖｎｅｇを印加する。
いて説明する。図１は本発明の実施形態の回路構成図で
ある。トリプルウェル上のＮｃｈトランジスタを直列に
接続し、一方の第１トランジスタＭ３のドレインは第１
電圧源より正電圧Ｖｄｄまたはグランド電圧Ｖｓｓを印
加する。もう一方の第２トランジスタＭ２のソース及び
サブは第２電圧源よりグランド電圧Ｖｓｓまたは負電圧
Ｖｎｅｇを印加する。
【００２１】第１トランジスタＭ３のソースおよびサブ
は、第２トランジスタＭ２のドレインと出力ノードＯＵ
Ｔに接続される。第１トランジスタＭ３のサブは、第１
トランジスタＭ３のソースと同じ電位であるため、バッ
クバイアス特性の影響を受けないようにすることができ
る。
は、第２トランジスタＭ２のドレインと出力ノードＯＵ
Ｔに接続される。第１トランジスタＭ３のサブは、第１
トランジスタＭ３のソースと同じ電位であるため、バッ
クバイアス特性の影響を受けないようにすることができ
る。
【００２２】各トランジスタのゲートは、出力ノードＯ
ＵＴに出力される電圧を制御するための切換制御信号で
ある信号Ｓ１，Ｓ２が与えられる。この信号は電源電圧
Ｖｃｃ、グランド電圧Ｖｓｓ、あるいは負電圧Ｖｎｅｇ
のいずれかの電圧を供給する。
ＵＴに出力される電圧を制御するための切換制御信号で
ある信号Ｓ１，Ｓ２が与えられる。この信号は電源電圧
Ｖｃｃ、グランド電圧Ｖｓｓ、あるいは負電圧Ｖｎｅｇ
のいずれかの電圧を供給する。
【００２３】図２は図１の回路構成の具体的構造をより
詳細に説明する図である。図２に示す構成はトランジス
タＭ３及びトランジスタＭ２はトリプルウェル上に形成
されるＮ型のトランジスタの例である。
詳細に説明する図である。図２に示す構成はトランジス
タＭ３及びトランジスタＭ２はトリプルウェル上に形成
されるＮ型のトランジスタの例である。
【００２４】Ｎ型トランジスタは、Ｐ型基板に形成した
Ｎ型ウェル１０内にＰ型ウェル１１を形成し、Ｐ型ウェ
ル１１を形成した領域にＮ型拡散層１２を形成する。こ
の時にＮ型ウェル１０は、Ｐ型ウェル１１よりも高い電
位が得られるように固定する。なぜならば、Ｐ型ウェル
１１からＮ型ウェル１０への順方向に電流が流れるのを
防止するためである。それ故に、例えば、Ｐ型ウェル１
１の電位が正電圧Ｖｄｄから負電圧Ｖｎｅｇの間で変化
する場合は、Ｎ型ウェル１０の電位を正電圧Ｖｄｄ以上
の電位にする。
Ｎ型ウェル１０内にＰ型ウェル１１を形成し、Ｐ型ウェ
ル１１を形成した領域にＮ型拡散層１２を形成する。こ
の時にＮ型ウェル１０は、Ｐ型ウェル１１よりも高い電
位が得られるように固定する。なぜならば、Ｐ型ウェル
１１からＮ型ウェル１０への順方向に電流が流れるのを
防止するためである。それ故に、例えば、Ｐ型ウェル１
１の電位が正電圧Ｖｄｄから負電圧Ｖｎｅｇの間で変化
する場合は、Ｎ型ウェル１０の電位を正電圧Ｖｄｄ以上
の電位にする。
【００２５】次に、本発明の実施形態の動作を具体的に
説明する。出力ノードＯＵＴに所望の電圧を出力する信
号の組み合わせは図３に示す組み合わせである。出力ノ
ードＯＵＴに正電圧Ｖｄｄを出力する場合（Ａ）、グラ
ンド電圧Ｖｓｓを出力する場合（Ｂ）及び負電圧Ｖｎｅ
ｇを出力する場合（Ｃ）である。
説明する。出力ノードＯＵＴに所望の電圧を出力する信
号の組み合わせは図３に示す組み合わせである。出力ノ
ードＯＵＴに正電圧Ｖｄｄを出力する場合（Ａ）、グラ
ンド電圧Ｖｓｓを出力する場合（Ｂ）及び負電圧Ｖｎｅ
ｇを出力する場合（Ｃ）である。
【００２６】先ず、（Ａ）の出力ノードＯＵＴに正電圧
Ｖｄｄを出力する場合を説明する。この場合には、信号
Ｓ１を電源電圧（Ｖｃｃ）にし、信号Ｓ２をグランド電
圧／負電圧（Ｖｓｓ／Ｖｎｅｇ）にする。この時には、
トランジスタＭ３のドレインが正電圧Ｖｄｄ、トランジ
スタＭ２のソースがグランド電圧／負電圧（Ｖｓｓ／Ｖ
ｎｅｇ）であり、出力ノードＯＵＴには最大で電源電圧
よりトランジスタＭ３のしきい値電圧を減算した電圧
（Ｖｃｃ−Ｖｔｍ３）が印加される。Ｖｄｄ＜Ｖｃｃ−
Ｖｔｍ３であれば、出力ノードＯＵＴにはＶｄｄが供給
される。この場合、トランジスタＭ３のサブはトランジ
スタＭ３のソースと同電位であるため、Ｖｔｍ３は小さ
い。よって、電源電圧Ｖｃｃが低くても、出力ノードＯ
ＵＴには正電圧Ｖｄｄが供給される。
Ｖｄｄを出力する場合を説明する。この場合には、信号
Ｓ１を電源電圧（Ｖｃｃ）にし、信号Ｓ２をグランド電
圧／負電圧（Ｖｓｓ／Ｖｎｅｇ）にする。この時には、
トランジスタＭ３のドレインが正電圧Ｖｄｄ、トランジ
スタＭ２のソースがグランド電圧／負電圧（Ｖｓｓ／Ｖ
ｎｅｇ）であり、出力ノードＯＵＴには最大で電源電圧
よりトランジスタＭ３のしきい値電圧を減算した電圧
（Ｖｃｃ−Ｖｔｍ３）が印加される。Ｖｄｄ＜Ｖｃｃ−
Ｖｔｍ３であれば、出力ノードＯＵＴにはＶｄｄが供給
される。この場合、トランジスタＭ３のサブはトランジ
スタＭ３のソースと同電位であるため、Ｖｔｍ３は小さ
い。よって、電源電圧Ｖｃｃが低くても、出力ノードＯ
ＵＴには正電圧Ｖｄｄが供給される。
【００２７】次に、（Ｂ）の出力ノードＯＵＴにグラン
ド電圧Ｖｓｓを供給する場合を説明する。この場合に
は、信号Ｓ１をグランド電圧／電源電圧（Ｖｓｓ／Ｖｃ
ｃ）にし、信号Ｓ２を正電圧／負電圧（Ｖｃｃ／Ｖｎｅ
ｇ）にする。この時には、トランジスタＭ３のドレイン
電圧を正電圧／グランド電圧（Ｖｄｄ／Ｖｓｓ）にし、
Ｍ２のソースをグランド電圧／負電圧（Ｖｓｓ／Ｖｎｅ
ｇ）にし、出力ノードＯＵＴにグランド電圧Ｖｓｓを印
加することができる。
ド電圧Ｖｓｓを供給する場合を説明する。この場合に
は、信号Ｓ１をグランド電圧／電源電圧（Ｖｓｓ／Ｖｃ
ｃ）にし、信号Ｓ２を正電圧／負電圧（Ｖｃｃ／Ｖｎｅ
ｇ）にする。この時には、トランジスタＭ３のドレイン
電圧を正電圧／グランド電圧（Ｖｄｄ／Ｖｓｓ）にし、
Ｍ２のソースをグランド電圧／負電圧（Ｖｓｓ／Ｖｎｅ
ｇ）にし、出力ノードＯＵＴにグランド電圧Ｖｓｓを印
加することができる。
【００２８】さらに、（Ｃ）の出力ノードＯＵＴに負電
圧Ｖｎｅｇを出力する場合を説明する。この場合には、
信号Ｓ１を負電圧Ｖｎｅｇにし、信号Ｓ２を電源電圧
（Ｖｃｃ）またはグランド電圧（Ｖｓｓ）にする。この
時には、トランジスタＭ３のドレイン電圧を正電圧／グ
ランド電圧（Ｖｄｄ／Ｖｓｓ）にし、Ｍ２のソースを負
電圧（Ｖｎｅｇ）にし、出力ノードＯＵＴに負電圧Ｖｎ
ｅｇを印加することができる。
圧Ｖｎｅｇを出力する場合を説明する。この場合には、
信号Ｓ１を負電圧Ｖｎｅｇにし、信号Ｓ２を電源電圧
（Ｖｃｃ）またはグランド電圧（Ｖｓｓ）にする。この
時には、トランジスタＭ３のドレイン電圧を正電圧／グ
ランド電圧（Ｖｄｄ／Ｖｓｓ）にし、Ｍ２のソースを負
電圧（Ｖｎｅｇ）にし、出力ノードＯＵＴに負電圧Ｖｎ
ｅｇを印加することができる。
【００２９】図４は図１における出力ノードＯＵＴの電
圧がグランド電圧／負電圧（Ｖｓｓ／Ｖｎｅｇ）から正
電圧／グランド電圧（Ｖｄｄ／Ｖｓｓ）に変化するとき
の波形を示す。図４において、実線で表したものが本実
施形態の電圧特性例で、破線で表したものが、図６に示
した従来の回路構成における電圧特性である。
圧がグランド電圧／負電圧（Ｖｓｓ／Ｖｎｅｇ）から正
電圧／グランド電圧（Ｖｄｄ／Ｖｓｓ）に変化するとき
の波形を示す。図４において、実線で表したものが本実
施形態の電圧特性例で、破線で表したものが、図６に示
した従来の回路構成における電圧特性である。
【００３０】時間Ｔ１のときは、トランジスタＭ３がオ
ン動作し、トランジスタＭ２がオフ動作する。この時の
出力ノードＯＵＴは、正電圧／グランド電圧（Ｖｄｄ／
Ｖｓｓ）が印加される。この時の電源電圧Ｖｃｃは、Ｖ
ｃｃ＞（正電圧Ｖｄｄ＋トランジスタＭ３のしきい値電
圧Ｖｔｍ３）／電源電圧Ｖｃｃ＞（グランド電圧Ｖｓｓ
＋トランジスタＭ３のしきい値電圧Ｖｔｍ３）になる。
ン動作し、トランジスタＭ２がオフ動作する。この時の
出力ノードＯＵＴは、正電圧／グランド電圧（Ｖｄｄ／
Ｖｓｓ）が印加される。この時の電源電圧Ｖｃｃは、Ｖ
ｃｃ＞（正電圧Ｖｄｄ＋トランジスタＭ３のしきい値電
圧Ｖｔｍ３）／電源電圧Ｖｃｃ＞（グランド電圧Ｖｓｓ
＋トランジスタＭ３のしきい値電圧Ｖｔｍ３）になる。
【００３１】例えば、グランド電圧Ｖｓｓを出力ノード
ＯＵＴに印加する場合は、トランジスタＭ３のドレイン
がグランド電圧Ｖｓｓであって、トランジスタＭ２のソ
ースが負電圧Ｖｎｅｇである場合や低電圧のゲート電圧
を印加した場合にも、電源電圧がトランジスタＭ３のし
きい値電圧以上（Ｖｃｃ＞Ｖｔｍ３）になるという条件
を満たす限り、出力ノードＯＵＴに供給する出力が必
ず、グランド電圧Ｖｓｓの電圧レベルになり、負電圧が
出力ノードＯＵＴに供給されない。
ＯＵＴに印加する場合は、トランジスタＭ３のドレイン
がグランド電圧Ｖｓｓであって、トランジスタＭ２のソ
ースが負電圧Ｖｎｅｇである場合や低電圧のゲート電圧
を印加した場合にも、電源電圧がトランジスタＭ３のし
きい値電圧以上（Ｖｃｃ＞Ｖｔｍ３）になるという条件
を満たす限り、出力ノードＯＵＴに供給する出力が必
ず、グランド電圧Ｖｓｓの電圧レベルになり、負電圧が
出力ノードＯＵＴに供給されない。
【００３２】以上に説明した半導体集積回路は、トラン
ジスタＭ３のサブがソースと同電位になるため、バック
バイアス特性の影響を受けないようにすることができ
る。このことから、トランジスタのゲートに電源電圧Ｖ
ｃｃを印加するとき、出力ノードＯＵＴへ出力される電
圧を従来の電源電圧Ｖｃｃのレベルに近い電圧にまで引
き上げることができる。
ジスタＭ３のサブがソースと同電位になるため、バック
バイアス特性の影響を受けないようにすることができ
る。このことから、トランジスタのゲートに電源電圧Ｖ
ｃｃを印加するとき、出力ノードＯＵＴへ出力される電
圧を従来の電源電圧Ｖｃｃのレベルに近い電圧にまで引
き上げることができる。
【００３３】次に、本発明の他の実施形態について説明
する。図２に示すようにトランジスタのＮ型ウェルはｐ
ｎｐｎのサイリスタを構成し、バイポーラアクションや
サイリスタアクションを起こす可能性がある。図５はこ
のような障害を防止するトランジスタの回路構成図であ
る。
する。図２に示すようにトランジスタのＮ型ウェルはｐ
ｎｐｎのサイリスタを構成し、バイポーラアクションや
サイリスタアクションを起こす可能性がある。図５はこ
のような障害を防止するトランジスタの回路構成図であ
る。
【００３４】図５において、トリプルウェル上のＮｃｈ
トランジスタを直列に接続し、一方のトランジスタＭ３
のドレインに正電圧Ｖｄｄまたはグランド電圧Ｖｓｓを
印加する。もう一方のトランジスタＭ２のソース及びサ
ブは、グランド電圧Ｖｓｓまたは負電圧Ｖｎｅｇを印加
する。トランジスタＭ３のソース及びサブは、トランジ
スタＭ２のドレインを経て出力ノードＯＵＴに接続す
る。そのためトランジスタＭ３のサブは、トランジスタ
Ｍ３のソースと同じ電位であるためにバックバイアス特
性の影響を受けないようにすることができる。
トランジスタを直列に接続し、一方のトランジスタＭ３
のドレインに正電圧Ｖｄｄまたはグランド電圧Ｖｓｓを
印加する。もう一方のトランジスタＭ２のソース及びサ
ブは、グランド電圧Ｖｓｓまたは負電圧Ｖｎｅｇを印加
する。トランジスタＭ３のソース及びサブは、トランジ
スタＭ２のドレインを経て出力ノードＯＵＴに接続す
る。そのためトランジスタＭ３のサブは、トランジスタ
Ｍ３のソースと同じ電位であるためにバックバイアス特
性の影響を受けないようにすることができる。
【００３５】更にゲート、ソース及びドレインは、トラ
ンジスタＭ３のゲート、ソース及びドレインにそれぞれ
共通接続し、サブがトランジスタＭ２のサブに共通接続
されたトリプルウェル上のトランジスタＭ１を接続す
る。以上のように接続することにより、例えば出力ノー
ドＯＵＴに負のノイズが入っても、サブであるＰ型ウェ
ルから電荷が供給されるため、誤動作を防止することが
できる。これにより、バイポーラアクションやサイリス
タアクションを未然に防止することができる。
ンジスタＭ３のゲート、ソース及びドレインにそれぞれ
共通接続し、サブがトランジスタＭ２のサブに共通接続
されたトリプルウェル上のトランジスタＭ１を接続す
る。以上のように接続することにより、例えば出力ノー
ドＯＵＴに負のノイズが入っても、サブであるＰ型ウェ
ルから電荷が供給されるため、誤動作を防止することが
できる。これにより、バイポーラアクションやサイリス
タアクションを未然に防止することができる。
【００３６】図５の回路構成における動作のタイミング
は先に説明した図４のタイミングと同様である。つま
り、時間Ｔ１の間にトランジスタＭ１及びトランジスタ
Ｍ３が同時にオン動作し、このときトランジスタＭ２が
オフ動作することになる。
は先に説明した図４のタイミングと同様である。つま
り、時間Ｔ１の間にトランジスタＭ１及びトランジスタ
Ｍ３が同時にオン動作し、このときトランジスタＭ２が
オフ動作することになる。
【００３７】上記実施形態では、トリプルウェル上のＮ
ｃｈトランジスタのソース及びサブを共通に接続するこ
とに加え、サブがトランジスタＭ２のサブに共通接続す
るトリプルウェル上ＮｃｈトランジスタＭ１を追加する
ことにより、バイポーラアクションやサイリスタアクシ
ョンを未然に防止する回路構成について説明したが、本
発明の趣旨を逸脱しない範囲の変更であれば、これ以外
の構成であっても構わないことは言うまでもない。
ｃｈトランジスタのソース及びサブを共通に接続するこ
とに加え、サブがトランジスタＭ２のサブに共通接続す
るトリプルウェル上ＮｃｈトランジスタＭ１を追加する
ことにより、バイポーラアクションやサイリスタアクシ
ョンを未然に防止する回路構成について説明したが、本
発明の趣旨を逸脱しない範囲の変更であれば、これ以外
の構成であっても構わないことは言うまでもない。
【００３８】
【発明の効果】以上に詳述した本発明においては、第１
のトランジスタのサブが第１のトランジスタのソースと
同電位になるため、バックバイアス特性の影響を受けな
いようにすることができる。このことから、第１のトラ
ンジスタのゲートに電源電圧を印加する際には、出力ノ
ードへ出力される電圧を電源電圧のレベルに近い電圧に
まで引き上げることができる。
のトランジスタのサブが第１のトランジスタのソースと
同電位になるため、バックバイアス特性の影響を受けな
いようにすることができる。このことから、第１のトラ
ンジスタのゲートに電源電圧を印加する際には、出力ノ
ードへ出力される電圧を電源電圧のレベルに近い電圧に
まで引き上げることができる。
【００３９】本発明によれば、更に第３のトランジスタ
を接続することにより、第１、第２の切換信号のいずれ
かに基づいて第１〜第３のトランジスタのいずれかを動
作し、第１または第２の電圧源より電圧を供給すること
により、電源電圧が小さい場合にも所望電圧を出力ノー
ドに供給することができ、かつバイポーラアクションや
サイリスタアクションを未然に防止することができる。
を接続することにより、第１、第２の切換信号のいずれ
かに基づいて第１〜第３のトランジスタのいずれかを動
作し、第１または第２の電圧源より電圧を供給すること
により、電源電圧が小さい場合にも所望電圧を出力ノー
ドに供給することができ、かつバイポーラアクションや
サイリスタアクションを未然に防止することができる。
【図１】本発明の実施形態の回路構成図である。
【図２】図１の回路構成の具体的構造をより詳細に説明
する図である。
する図である。
【図３】本発明の実施形態の動作を説明する際の各部の
電圧の例である。
電圧の例である。
【図４】出力ノードＯＵＴの電圧の変化を説明する波形
図である。
図である。
【図５】本発明の他の実施形態の回路構成図である。
【図６】従来の回路構成図の例である。
Ｍ１ トランジスタ Ｍ２ トランジスタ Ｍ３ トランジスタ Ｓ１ 切換制御信号 Ｓ２ 切換制御信号 ＯＵＴ 出力ノード Ｖｃｃ 電源電圧 Ｖｄｄ 正電圧 Ｖｓｓ グランド電圧 Ｖｎｅｇ 負電圧
Claims (7)
- 【請求項１】 ソースとサブを共通に接続し、ドレイン
を第１の電圧源に接続し、ゲートに第１の切換制御信号
を印加する第１のトランジスタと、 前記第１のトランジスタのソースにドレインを接続する
と共に、ソース及びサブに第２の電圧源を接続し、ゲ−
トに第２の切換制御信号を印加する第２のトランジスタ
と、 前記第１または第２の切換制御信号のいずれかに基づい
て前記第１または第２のトランジスタのいずれかを動作
し、前記第１または第２の電圧源より電圧を供給する手
段とを備えたことを特徴とする半導体集積回路。 - 【請求項２】 前記第１および第２のトランジスタは、
半導体基板上に形成された第１ウェルと、 該第１ウェル上に形成された第２ウェルとからなるトリ
プルウェル上で構成されたＮ型トランジスタであること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記印加する回路は、 前記第１のトランジスタのソースと前記第２のトランジ
スタのドレインを直列に接続して前記第１または第２の
トランジスタの切換を前記第１または第２の切換制御信
号により行うことを特徴とする請求項１記載の半導体集
積回路。 - 【請求項４】 前記第１のトランジスタのソースおよび
サブは、前記第２のトランジスタのドレインから出力ノ
ードに接続し、前記第１のトランジスタのサブは、前記
第１のトランジスタのソースと同電位であることを特徴
とする請求項１、２または３記載の半導体集積回路。 - 【請求項５】 ソースとサブを共通に接続し、ドレイン
を第１の電圧源に接続し、ゲートに第１の切換制御信号
を印加する第１のトランジスタと、 前記第１のトランジスタのソースにドレインを接続する
と共に、ソース及びサブに第２の電圧源を接続し、ゲ−
トに第２の切換制御信号を印加する第２のトランジスタ
と、 前記第１のトランジスタのドレインにドレインを接続
し、ソースを前記第２のトランジスタのドレインに接続
し、サブを前記第２のトランジスタのサブに接続し、ゲ
ートを前記第１の切換制御信号側と接続する第３のトラ
ンジスタと、 前記第１または第２の切換制御信号のいずれかに基づい
て前記第１〜第３のトランジスタのいずれかを動作し、
前記第１または第２の電圧源より電圧を供給する手段と
を備えたことを特徴とする半導体集積回路。 - 【請求項６】 前記第１および第２のトランジスタは、
半導体基板上に形成された第１ウェルと、 該第１ウェル上に形成された第２ウェルとからなるトリ
プルウェル上で構成されたＮ型トランジスタであること
を特徴とする請求項５記載の半導体集積回路。 - 【請求項７】 前記供給する手段は、第１のトランジス
タのソースと前記第２のトランジスタのドレインを直列
に接続し、第１のトランジスタと第３のトランジスタを
並列に接続して、前記第１、第３または第２のトランジ
スタの切換を前記第１または第２の切換制御信号に基づ
いて行い、前記第１または第２の電圧源から第１または
第２の電圧を出力ポートに供給することを特徴とする請
求項５記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24560598A JP3147869B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体集積回路 |
| TW088114819A TW472395B (en) | 1998-08-31 | 1999-08-30 | Semiconductor integrated circuit |
| US09/385,021 US6348717B1 (en) | 1998-08-31 | 1999-08-30 | Semiconductor integrated circuit having an improved voltage switching circuit |
| KR1019990036514A KR100321656B1 (ko) | 1998-08-31 | 1999-08-31 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24560598A JP3147869B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000077534A true JP2000077534A (ja) | 2000-03-14 |
| JP3147869B2 JP3147869B2 (ja) | 2001-03-19 |
Family
ID=17136209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24560598A Expired - Fee Related JP3147869B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3147869B2 (ja) |
| KR (1) | KR100321656B1 (ja) |
| TW (1) | TW472395B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802073B1 (ko) * | 2006-05-31 | 2008-02-12 | 주식회사 하이닉스반도체 | 반도체메모리소자의 내부전압 공급장치 |
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|---|---|---|---|---|
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| US9603205B2 (en) * | 2014-07-07 | 2017-03-21 | Dialog Semiconductor Inc. | Multi-function terminal configurable to implement two functionalities |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146965A (en) | 1979-04-26 | 1980-11-15 | Fujitsu Ltd | Output buffer circuit in cmos integrated circuit |
| US4446536A (en) * | 1982-06-21 | 1984-05-01 | Mcdonnell Douglas Corporation | Complementary metal oxide semiconductors address drive circuit |
| US4612461A (en) * | 1984-02-09 | 1986-09-16 | Motorola, Inc. | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting |
| JPS60201591A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
| US4794283A (en) * | 1987-05-26 | 1988-12-27 | Motorola, Inc. | Edge sensitive level translating and rereferencing CMOS circuitry |
| JPH05136355A (ja) * | 1991-11-12 | 1993-06-01 | Toshiba Corp | 半導体装置 |
| US5473183A (en) * | 1992-02-21 | 1995-12-05 | Sony Corporation | Semiconductor device of a first conductivity type which has a first well of a second conductivity type formed therein and a second well of the first conductivity type formed in the first well and a pair of MOSFET formed in the first and second wells |
| JPH05290588A (ja) * | 1992-04-09 | 1993-11-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP3381281B2 (ja) | 1992-10-31 | 2003-02-24 | ソニー株式会社 | 半導体装置 |
| JPH06252735A (ja) * | 1993-02-23 | 1994-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 相補性電界効果トランジスタ出力回路 |
-
1998
- 1998-08-31 JP JP24560598A patent/JP3147869B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-30 TW TW088114819A patent/TW472395B/zh not_active IP Right Cessation
- 1999-08-30 US US09/385,021 patent/US6348717B1/en not_active Expired - Lifetime
- 1999-08-31 KR KR1019990036514A patent/KR100321656B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802073B1 (ko) * | 2006-05-31 | 2008-02-12 | 주식회사 하이닉스반도체 | 반도체메모리소자의 내부전압 공급장치 |
| US7646652B2 (en) | 2006-05-31 | 2010-01-12 | Hynix Semiconductor, Inc. | Internal voltage generator for use in semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW472395B (en) | 2002-01-11 |
| JP3147869B2 (ja) | 2001-03-19 |
| KR20000017654A (ko) | 2000-03-25 |
| US6348717B1 (en) | 2002-02-19 |
| KR100321656B1 (ko) | 2002-01-24 |
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