KR970012752A - 반도체 집적회로 - Google Patents

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KR970012752A
KR970012752A KR1019960033142A KR19960033142A KR970012752A KR 970012752 A KR970012752 A KR 970012752A KR 1019960033142 A KR1019960033142 A KR 1019960033142A KR 19960033142 A KR19960033142 A KR 19960033142A KR 970012752 A KR970012752 A KR 970012752A
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power supply
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유키히데 스즈키
노리아키 구보타
고지 아라이
츠기오 다카하시
쥰이치 스케가와
유이치 아베
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가나이 츠토무
히다치세사쿠쇼 가부시키가이샤
힐러 윌리엄 E.
텍사스 인스투루먼트 인코포레이티드
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Abstract

오버드라이브형식으로 구동되는 차동증폭회로를 구비한 반도체집적회로에 관한 것으로서, 오버드라이브형식으로 구동되는 센스앰프와 같은 차동증폭회로에 대한 고전위측 구동전압이 높아져도 차동증폭회로에 대한 과잉의 오버드라이브를 효과적으로 방지할 수 있는 고집적화된 반도체집적회로를 제공하기 위해, 센스앰프에 공급되는 전원전압이 높은 경우에도 과잉의 오버드라이브를 방지하기 위해 제어회로는 센스앰프의 활성화 타이밍에 있어서 최초로 활성화된 제1제어신호에 의해 전원전압을 동작전원으로서 공급하고 다음에 활성화된 제2제어센호에 의해서 상기 전원전압보다 레벨이 낮은 강압전원을 그 동작전원으로서 공급하는 오버드라이브기술을 채용할 때, 제1제어신호의 활성화에서 제2제어신호의 활성화까지의 오버드라이브시간을 규정하는 지연수단으로서 전원전압을 동작전원으로 하는 인버터를 채용하고, 지연회로의 지연시간에 전원전압에 대한 부의 의존성을 갖게 하는 구성으로 하였다. 이러한 것에 의해 상대적으로 레벨이 높은 외부전원전압에 의해서 차동증폭회로가 과잉으로 오버드라이브되는 것을 방지할 수 있다.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명의 1예에 관한 DRAM의 전체적인 블럭도,
제9도는 제8도에 도시되는 DRAM의 메모리매트, 센스앰프블럭 및 컬럼스위치로회로블럭의 부분적인 회로도.

Claims (33)

  1. 상보신호선의 전위차를 증폭하는 차동증폭회로 및 상기 차동증폭회로의 동작전원으로서 제1구동전압을 공급하는 제1구동제어신호를 형성함과 동시에 제1구동제어신호가 활성화된 후에 상기 제1구동제어신호가 비활성화되는 것에 호응해서 활성화되고, 상기 제1구동전압보다 레벨이 낮은 제2구동전압을 상기 차동증폭기회로의 동작전원으로서 공급시키는 제2구동제어신호를 형성하는 제어회로를 구비하고, 상기 제어회로는 제1구동제어신호가 활성화되고 있는 기간을 규정하는 지연회로를 포함하고, 상기 지연회로는 상기 제1구동전압을 동작전원으로서 받는 인버터 회로를 포함하고, 상기 제1구동제어신호가 활성화되어 있는 기간이 상기 제1구동전압에 대해서 부의 의존성을 갖는 것을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서, 상기 인버터회로는 CMOS인버터 회로인 것을 특징으로 하는 반도체집적회로.
  3. 선택단자가 워드선에 결합된 여러개의 메모리셀, 메모리셀의 데이타 입출력단자에 접속되는 상보신호선, 상보신호선의 전위차를 증폭하는 차동증폭회로, 외부에서 공급되는 외부전원전압을 강압해서 상기 워드선의 선택레벨 이하의 강압전압을 형성하는 강압회로 및 상기 차동증폭회로의 활성화 타이밍에 있어서 최초로 상기 외부전원전압을 동작전원으로서 상기 차동증폭회로에 공급시키는 제1구동제어신호를 형성함과 동시에 제1구동제어신호가 활성화된 후에 상기 제1구동제어신호가 비활성화되는 것에 호응해서 활성화되고 상기 강압전압에 의해 생성되는 강압전압을 차동증폭회로의 동작전원으로서 공급시키는 제2구동제어신호로 형성하는 제어회로를 구비하고, 상기 제어회로를 포함하고, 상기 지연회로는 동작전원으로서 상기 외부전원전압을 받는 인버터회로를 포함하고, 상기 제1구동제어신호가 활성화되어 있는 기간이 상기 외부전원전압에 대해 부의 의존성을 갖는 것을 특징으로 하는 반도체집적회로.
  4. 제3항에 있어서, 상기 강압회로는 전류원과 고저항의 직렬 접속점에 상기 강압전압을 형성하는 회로인 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서, 상기 메모리셀은 다이나믹형의 메모리셀이고, 상기 강압회로의 출력단자의 전압의 대략 1/2의 전압을 상기 상보신호선의 프리챠지전압으로서 형성하는 회로, 상기 상보신호선을 선택적으로 도통시키는 이퀼라이즈회로 및 상기 이퀼라이즈회로에 의한 상보신호선의 도통타이밍에 호응해서 상보신호선에 상기 프리챠지전압을 공급하는 프리챠지회로를 구비해서 이루어지는 것을 특징으로 하는 반도체집적회로.
  6. 1쌍의 데이타선, 1쌍의 P채널형 MOS트랜지스터와 1쌍의 N채널형 MOS트랜지스터를 구비하는 CMOS래치회로로서 상기 1쌍의 데이타선의 전위차를 증폭하는 센스앰프, 제1전압을 받는 제1단자, 상기 제1전압보다 낮은 제2전압을 받는 제2단자, 상기 1쌍의 P채널형 MOS트랜지스터에 있어서 공통결합되는 1쌍의 소오스와 상기 제1단자 사이에 마련되는 제1스위치 MOS트랜지스터, 상기 공통결합되는 1쌍의 소오스와 상기 제2단자 사이에 마련되는 제2스위치 MOS트랜지스터 및 제1기간에 상기 제1스위치 MOS트랜지스터가 온상태로되고, 상기 제1기간후의 제2기간에 상기 제1스위치 MOS트랜지스터가 오프상태 또한 상기 제2스위치 MOS트랜지스터가 온상태로 되도록 상기 제1 및 제2스위치 MOS트랜지스터를 제어하는 제어회로를 포함하고, 상기 제어회로는 상기 제1기간을 규정하는 지연회로를 포함하고, 상기 지연회로는 상기 제1전압을 동작전원으로서 받는 인버터회로를 포함하는 것을 특징으로 하는 반도체집적회로.
  7. 제6항에 있어서, 상기 제1 및 제2스위치 MOS트랜지스터는 병렬형태로 결합되고, 상기 제1기간에 상기 제2스위치 MOS트랜지스터가 오프상태로 되는 것을 특징으로 하는 반도체집적회로.
  8. 제7항에 있어서, 상기 인버터회로는 CMOS인버터회로인 것을 특징으로 하는 반도체집적회로.
  9. 제8항에 있어서, 상기 제1단자는 외부전원전압인 것을 특징으로 하는 반도체집적회로.
  10. 제9항에 있어서, 상기 1쌍의 P채널형 MOS트랜지스터는 상기 1쌍의 데이타선의 전위를 받는 1쌍의 게이트와 1쌍의 드레인을 갖고, 상기 1쌍의 P채널형 MOS트랜지스터의 한쪽의 MOS트랜지스터의 드레인과 다른쪽의 게이트를 서로 각각 결합해서 이루어지고, 상기 1쌍의 N채널형 MOS트랜지스터는 공통결합되는 1쌍의 소오스와 상기 1쌍의 데이타선의 전위를 받는 1쌍의 게이트 및 1쌍의 드레인을 갖고 상기 1쌍의 N채널형 MOS트랜지스터의 한쪽의 MOS트랜지스터의 드레인과 다른쪽의 게이트를 서로 각각 결합해서 이루어지는 것을 특징으로 하는 반도체집적회로.
  11. 상보신호선의 전위차를 증폭하는 차동증폭회로, 상기 차동증폭회로의 고전위측의 드라이브라인에 제1구동전압을 공급하는 제1스위칭 MOS트랜지스터, 상기 드라이브라인에 상기 제1구동전압보다 레벨이 낮은 제2구동전압을 공급하는 제2스위칭 MOS트랜지스터 및 상기 차동증폭회로의 활성화기간에 있어서 최초로 상기 제1스위칭 MOS트랜지스터를 거쳐서 제1구동전아1을 드라이브라인에 공급시키고 다음에 제2스위칭 MOS트랜지스터를 거쳐서 제2구동전압을 드라이브라인에 공급시키고 스위칭 제어신호의 발생수단을 구비하고, 상기 제1스위칭 MOS트랜지스터는 P채널형으로서 그 스위칭제어신호의 하이에벨전위는 제1구동전압의 전위로 되고, 상기 제2스위칭 MOS트랜지스터는 N채널형으로서 그 스위칭제어신호의 하이레벨전위는 제2구동전압보다 승압된 전위인 것을 특징으로 하는 반도체집적회로.
  12. 외부에서 공급되는 전원전압을 강압해서 강압전압을 형성하는 강압회로, 선택단자가 워드선에 결합된 여러개의 메모리셀, 상기 메모리셀의 데이타 입출력단자에 접속되는 상보신호선, 상보신호선의 전위차를 증폭하는 차동증폭회로, 상기 차동증폭회로의 고정위측의 드라이브라인에 상기 전원전압을 공급하는 제1스위칭 MOS트랜지스터, 상기 드라이브라인에 상기 강압전압을 공급하는 제2스위칭 MOS트랜지스터 및 상기 차동증폭회로의 활성화기간에 있어서 최초로 상기 제1스위칭 MOS트랜지스터를 거쳐서 전원전압을 드라이브라인에 공급시키고 다음에 제2스위칭 MOS트랜지스터를 거쳐서 강압전압을 드라이브라인에 공급시키는 스위칭 제어신호의 발생수단을 구비하고, 상기 제1스위칭 MOS트랜지스터는 P채널형으로서 그 스위칭 제어신호의 하이레벨전위는 상기 외부에서 공급된느 전원전압의 전위로되고, 상기 제2스위칭 MOS트랜지스터는 N채널형으로서 그 스위칭 제어신호의 하이레벨 전위는 상기 강압전압보다 승압된 전위인 것을 특징으로 하는 반도체집적회로.
  13. 제12항에 있어서, 상기 승압된 전위는 상기 강압전압보다 상기 제2스위칭 MOS트랜지스터의 임계값전압만큼 높은 전위와 동일 또는 그것보다 높은 전위로 되는 것을 특징으로 하는 반도체집적회로.
  14. 제13항에 있어서, 상기 강압전압을 받아서 상기 승압된 전위를 출력하는 승압회로를 구비하고, 상기 승압회로의 출력레벨이 워드선 선택레벨로 되는 것을 특징으로 하는 반도체집적회로.
  15. 외부에서 공급되는 전압전압을 강압해서 강압전압을 형성하는 강압회로, 선택단자가 워드선에 결합된 여러개의 메모리셀, 상기 메모리셀의 데이타 입출력단자에 접속된 상보신호선, 상보신호선의 전위차를 증폭하는 차동증폭회로, 상기 차동증폭회로의 고전위측의 드라이브라인에 상기 전원전압을 공급하는 제1스위칭 MOS트랜지스터, 상기 드라이브라인에 상기 강압전압을 공급하는 제2스위칭 MOS트랜지스터, 상기 차동증폭회로의 활성화기간에 있어서 최초로 상기 제1스위칭 MOS트랜지스터를 거쳐서 전원전압을 드라이브라인에 공급시키고 다음에 제2스위칭 MOS트랜지스터를 거쳐서 강압전압을 드라이브라인에 공급시키는 스위칭 제어신호의 발생수단 및 상기 외부에서 공급되는 전원전압에 대해서 부의 극성을 갖는 부전압의 발생회로를 구비하고, 상기 제1스위칭 MOS트랜지스터는 P채널형으로서 그 스위칭 제어신호의 하이레벨전압은 상기 외부에서 공급되는 전원전압의 레벨로 되고, 상기 제2스위칭 MOS트랜지스터는 P채널형으로서 그 스위칭제어신호의 로우레벨전압은 상기 부전압의 레벨로 되는 것을 특징으로 하는 반도체집적회로.
  16. 제15항에 있어서, 상기 부전압의 발생회로는 기판 바이어스전압의 발생회로인 것을 특징으로 하는 반도체집적회로.
  17. 외부에서 공급되는 전원전압을 강압해서 강압전압을 형성하는 강압회로, 워드선의 선택레벨을 형성하는 승압회로, 선택단자가 워드선에 결합된 여러개의 메모리셀, 상기 메모리셀의 데이타 입출력단자에 접속되는 상보신호선, 상보신호선의 전위차를 증폭하는 차동증폭회로, 상기 차동증폭회로의 고전위측의 드라이브라인에 상기 전원전압을 공급하는 스위칭 MOS트랜지스터 및 상기 차동증폭회로의 활성화기간에 상기 스위칭 MOS트랜지스터를 거쳐서 강압전압을 드라이브라인에 공급시키는 스위칭 제어신호의 발생수단을 구비하고, 상기 스위칭 MOS트랜지스터는 N채널형으로서 그 스위칭 제어신호의 로우레벨전위는 접지전위이고, 하이레벨전위는 상기 승압회로에서 형성된 워드선 선택레벨의 전위인 것을 특징으로 하는 반도체집적회로.
  18. 외부에서 공급되는 전압전압을 강압해서 강압전압을 형성하는 강압회로, 선택단자가 워드선에 결합된 여러개의 메모리셀, 상기 메모리셀의 데이타 입출력단자에 접속된 상보신호선, 상보신호선의 전위차를 증폭하는 차동증폭회로, 상기 차동증폭회로의 고전위측의 드라이브라인에 상기 전원전압을 공급하는 제2스위칭 MOS 트랜지스터, 상기 차동증폭회로의 활성화기간에 스위칭 MOS트랜지스터를 거쳐서 강압전압을 드라이브라인에 공급시키는 스위칭 제어신호의 발생수단 및 상기 전원전압에 대해서 부의 극성을 갖는 기판바이어스전압의 발생회로를 구비하고, 상기 스위칭 MOS트랜지스터는 P채널형으로서 그 스위칭 제어신호의 로우레벨전위는 상기 기판바이어스 전압이고, 하이레벨전위는 상기 강압전압 이하의 전위인 것을 특징으로 하는 반도체 집적회로.
  19. 1쌍의 데이타선, 1쌍의 P채널형 MOS트랜지스터와 1쌍의 N채널형 MOS트랜지스터를 구비하는 CMOS래치회로로서 상기 1쌍의 데이타선의 전위차를 증폭하는 센스앰프, 제1전압을 받는 제1단자, 상기 제1전압보다 낮은 제2전압을 받는 제2단자, 상기 1쌍의 P채널형 MSO 트랜지스터에 있어서 공통결합되는 1쌍의 소오스와 상기 제1단자 사이에 마련되는 제1스위치 MOS트랜지스터, 상기 공통결합되는 1쌍의 소오스와 상기 제2단자 사이에 마련되는 N채널형의 제2스위치 MOS 트랜지스터 및 제1기간에 상기 제1스위치 MOS트랜지스터가 온상태로 되고, 상기 제1기간후의 제2기간에 상기 제1스위치 MOS트랜지스터가 오프상태 또한 상기 제2스위치 MOS트랜지스터가 온상태로 되도록 상기 제1 및 제2스위치 MOS트랜지스터를 제어하는 제어회로를 포함하고, 상기 제2기간에 있어서 상기 제2스위치 MOS트랜지스터의 게이트전압은 상기 제2전압보다 높은 전압으로 되는 것을 특징으로 하는 반도체집적회로.
  20. 제19항에 있어서, 상기 제어회로는 상기 제1기간을 규정하는 지연회로를 포함하고, 상기 제1기간의 변동은 상기 제1전압의 변동에 대해서 부의 의존성을 갖는 것을 특징으로 하는 반도체집적회로.
  21. 제20항에 있어서, 상기 지연회로는 상기 제1전압을 동작전원으로서 받는 인버터회로를 포함하는 것을 특징으로 하는 반도체집적회로.
  22. 제21항에 있어서, 상기 제2기간에 있어서 상기 제2스위치 MOS트랜지스터의 게이트전압은 상기 제2전압과 상기 제2스위치 MOS트랜지스터의 임계값전압의 합의 전압과 동일 또는 그것보다 높은 전압으로 되는 것을 특징으로 하는 반도체 집적회로.
  23. 제22항에 있어서, 상기 제1 및 제2스위치 MOS트랜지스터는 병렬형태로 결합되고, 상기 제1기간에 상기 제2스위치 MOS트랜지스터가 오프상태로 되는 것을 특징으로 하는 반도체집적회로.
  24. 1쌍의 데이타선, 여러개의 워드선, 상기 1쌍의 데이타선의 한쪽과 상기 여러개의 워드선의 1개에 각각 결합되는 여러개의 다이나믹형 메모리셀, 1쌍의 P채널형 MOS트랜지스터와 1쌍의 N채널형 MOS트랜지스터를 구비하는 CMOS래치회로로서 상기 1쌍의 데이타선의 전위차를 증폭하는 센스앰프, 제1전압을 받는 제1단자, 상기 제1전압보다 낮은 제2전압을 받는 제2단자, 상기 제1전압을 강압해서 상기 제2전압을 출력하는 강압회로, 상기 1쌍의 P채널형 MOS트랜지스터에 있어서 공통결합되는 1쌍의 소오스와 상기 제1단자 사이에 마련되는 제1스위치 MOS트랜지스터, 상기 공통결합되는 1쌍의 소오스와 상기 제2단자 사이에 마련되는 N채널형의 제2스위치 MOS트랜지스터, 제1기간에 상기 제1스위치 MOS트랜지스터가 온상태로되고 상기 제1기간후의 제2기간에 상기 제1스위치 MOS트랜지스터가 오프상태 또한 상기 제2스위치 MOS트랜지스터가 온상태로 되도록 상기 제1과 제2스위치 MOS트랜지스터의 게이트로 신호를 출력하는 제어회로 및 상기 제2전압을 승압해서 승압회로를 포함하고, 상기 2기간에 있어서 상기 승압전압이 상기 제2스위치 MOS트랜지스터의 게이트에 공급되는 것을 특징으로 하는 반도체집적회로.
  25. 제24항에 있어서, 상기 승압전압이 선택워드선에 공급되는 것을 특징으로 하는 반도체집적회로.
  26. 제25항에 있어서, 상기 승압전압은 상기 제2전압에서 상기 제2스위치 MOS트랜지스터의 임계값만큼 승압되는 전압과 동일 또는 그것보다 높은 전압으로 되는 것을 특징으로 하는 반도체집적회로.
  27. 제26항에 있어서, 상기 제1단자는 외부전원전압단자인 것을 특징으로 하는 반도체집적회로.
  28. 제27항에 있어서, 상기 제어회로는 상기 제1기간을 규정하는 지연회로를 포함하고, 상기 제1기간의 변동은 상기 제1전압의 변동에 대해서 부의 의존성을 갖는 것을 특징으로 하는 반도체집적회로.
  29. 제28항에 있어서, 상기 지연회로는 상기 제1전압을 동작전원으로서 받는 인버터회를 포함하는 것을 특징으로 하는 반도체집적회로.
  30. 제29항에 있어서, 상기 제1 및 제2스위치 MOS트랜지스터는 병렬형태로 결합되고, 상기 제1기간에 상기 제2스위치 MOS트랜지스터가 오프상태로 되는 것을 특징으로 하는 반도체집적회로.
  31. 제30항에 있어서, 상기 1쌍의 P채널형 MOS트랜지스터는 상기 1쌍의 데이타선의 전위를 받는 1쌍의 게이트와 1쌍의 드레인을 갖고, 상기 1쌍의 P채널형 MOS트랜지스터의 한쪽의 MOS트랜지스터의 드레인과 다른쪽의 게이트를 서로 각각 결합해서 이루어지고, 상기 1쌍의 N채널형 MOS트랜지스터는 공통결합되는 1쌍의 소오스와 상기 1쌍의 데이타선의 전위를 받는 1쌍의 게이트와 1쌍의 드레인을 갖고, 상기 1쌍의 N채널형 MOS트랜지스터이 한쪽의 MOS트랜지스터의 드레인과 다른쪽의 게이트를 서로 각각 결합해서 이루어지는 것을 특징으로 하는 반도체집적회로.
  32. 1쌍의 데이타선, 1쌍의 P채널형 MOS트랜지스터와 1쌍의 N채널형 MOS트랜지스터를 구비하는 CMOS래치회로로서 상기 1쌍의 데이타선의 전위차를 증폭하는 센스앰프, 상기 1쌍의 데이타선의 하이레벨측의 데이타선에 대해 구동전압을 받는 단자 및 상기 1쌍의 P채널형 MOS트랜지스터에 있어서 공통결합되는 1쌍의 소오스결합되는 소오스, 상기 단자에 결합되는 드레인과 제어신호를 받는 게이트를 갖는 N채널형 스위치 MOS트랜지스터를 포함하고, 상기 제어신호의 하이레벨전압은 상기 구동전압보다 높은 전압으로 되는 것을 특징으로 하는 반도체집적회로.
  33. 제32항에 있어서, 상기 제어신호의 하이레벨전압은 상기 하이레벨전압과 상기 스위치 MOS트랜지스터의 임계값전압의 합의 전압과 동일 또는 그것보다 높은 전압으로 되는 것을 특징으로 하는 반도체집적회로.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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