KR960012722A - 출력 버퍼 회로 - Google Patents

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Abstract

출력 버퍼 회로는 전원선과 접지선 사이에 연결된 제1 및 제2출력 MOS트랜지스터쌍인 제1소자와; 전원 전압보다 높은 소정의 고전압까지 전원 전압을 부스트하는 부스터 회로와; 부스터 회로의 출력측과 접지선 사이에서 직렬 연결된 n채널 및p채널 MOS트랜지스터쌍으로 구성된 상보형 MOS회로와; 제1논리 게이트로부터 논리 신호를 수신하는 제1논리 게이트의 출력측에 연결된 제1단자, 상보형MOS 회로의 n채널 및 p채널 MOS 트랜지스터의 게이트에 연결된 제2단자, 및 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로를 구비하며, 상기 레벨 시프터 회로는 상보형 MOS회로의 n채널 및 p채널 MOS트랜지스터의 게이트에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리게이트의 논리 신호를 시프트한다.

Description

출력 버퍼 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 새로운 출력 버퍼 회로의 회로도,
제4도는 본 발명에 새로운 출력 버퍼 회로에 설치된 레벨 시프터 회로(level shifter circuit)의 회로도,
제5도는 본 발명에 따른 새로운 출력 버퍼 회로에 설치된 또 다른 레벨 시프트 회로의 회로도,
제6도는 본 발명에 따른 새로운 출력 버퍼 회로에 설치된 부스터 회로의 회로도.

Claims (16)

  1. 논리 게이트의 출력측과, 논리 게이트로부터의 논리 신호에 따른 제1출력 MOS 트랜지스터의 게이트를 구동하는 제2출력 MOS 트랜지스터와 쌍을 이루는 제1출력 MOS트랜지스터의 게이트 사이에 연결되는데, 상기 제1 및 제2출력 MOS트랜지스터는 출력 버퍼 회로의 형태로서, 제1출력 MOS트랜지스터는 전원 전압이 공급되는 전원선과 출력 버퍼 회로의 출력 단자 사이에 설치되며, 상기 제2출력MOS 트랜지스터는 출력 단자와 접지 전위가 공급되는 접지선 사이에 설치되고, 상기 제2출력MOS트랜지스터는 다른 논리 게이트로부터의 다른 논리 신호에 따라서 구동되는 구동 회로에 있어서, 상기 전원 전압보다 높은 소정의 고전압까지 전원 전압을 부스트하고, 상기 논리 신호가 상기 논리 게이트와 무관계로 상기 소정의 고전압으로 출력을 유지하는 부스터 회로와; 상기 부스터 회로의 출력측과 접지선 사이에서 직렬로연결되는 n채널 및 p채널 MOS트랜지스터쌍으로 구성되고 상기 제1출력 MOS트랜지스터 연결된 출력단자를 가진 상보형 MOS회로와; 상기 논리 게이트로부터 상기 논리신호를 수신하는 상기 논리 게이트의 상기 출력측에 연결된 제1단자, 상기 상보형MOS회로의 상기 n채널 및 p채널 MOS트랜지스터의 상기 게이트에 연결된 제2단자, 및 상기 부스터 회로로부터 상기 소정의 고전압을 수신하는 상기 부스터 회로의 상기 출력측에 연결된 제3단자의 가지며, 상기 상보형 MOS회로의 상기 n채널및 p채널 MOS트랜지스터의 상기 게이트에 시프트업 신호를 공급하도록 상기 소정의 고전압과 동일한 레벨까지 상기 논리게이트의 상기 논리 신호를 시프트시키는 레벨시프트 회로를 포함하는 것을 특징으로 하는 구동 회로.
  2. 제1항에 있어서, 상기 p채널 MOS트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1출력 MOS트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 결합된 드레인을 갖고, 상기 n채널 MOS트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력MOS트랜지스터의 상기 게이트에 연결된 상기 출력 단자에연결된 드레인을 갖는 것을 특징으로 하는 구동 회로.
  3. 제1항에 있어서, 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제3단자에 연결된 드레인및 소스를 가진 제1의 p채널 MOS트랜지스터; 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프트 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제2p채널 MOS트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p채널MOS트랜지스터의 상기 게이트에 연결된 드레인 및 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 접지선 및 드레인에 연결된 소스를 갖는 제1의 n채널 MOS트랜지스터; 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인, 및 접지선에 연결된 소스를 갖는 제2의 n채널 MOS트랜지스터; 상기 레벨 시프터 회로의 상기 제3단자에 연결된 입력단자 및 상기 제2의 n채널 MOS트랜지스터의 상기 게이트에 연결된 출력 단자를 가진 인버터 논리 회로를 포함하는 것을 특징으로 하는 구동 회로.
  4. 제1항에 있어서, 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제3단자에 연결된 드레인및 소스를 갖는 제1의 p채널 MOS트랜지스터; 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프트 회로의 상기 제3단자에 연결된 소스를 갖는 제2의 p채널 MOS트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p채널 MOS트랜지스터의 상기 게이트에 연결된 드레인 및 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 접지선 및 드레인에 연결된 소스를 가진 제1의 n채널 MOS트랜지스터;상기 전원선에 연결된 게이트, 상기 레벨 시프터 회로의 상기제1단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 소스를 가진 제2의 n채널 MOS트랜지스터를 포함하는 것을 특징으로 하는 구동 회로.
  5. 제1항에 있어서, 상기 제1의 출력 MOS트랜지스터는 상기 전원선에 연결된 소스, 상기 출력 단자에 연결된 소스 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n채널 MOS트랜지스터를 포함하고, 상기 제2의 출력 MOS트랜지스터는 상기 접지선에 연결된 소스, 상기 출력 단자에 연결된 소스 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n채널 MOS트랜지스터를 포함하는 것을 특징으로 하는 구동 회로.
  6. 제1 및 제2출력 MOS트랜지스터쌍과; 전원 전압보다 높은 소정의 고전압까지 전원 전압을 부스트하는 부스터 회로와; 부스터 회로의 출력측과 접지선 사이에서 직렬 연결된 n채널 및 p채널 MOS트랜지스터쌍으로 구성된 상보형MOS회로와; 제1논리 게이트로부터 논리 신호를 수신하는 제1논리 게이트의 출력측에 연결된 제1단자, 상보형MOS회로의 n채널 및 p채널 MOS트랜지스터의 게이트에 연결된 제2단자, 및 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로를 구비하며, 상기 제1출력 MOS트랜지스터는 전원전압을 공급하는 전원선에 연결된 소스, 출력 단자에 연결된 드레인 및 게이트를 가지며, 제2출력MOS트랜지스터는 접지 전압이 공급되는 접지선에 연결된 소스, 출력 단자에 연결된 드레인, 및 게이트를 가지고, 상기 상보형MOS회로는 제1출력MOS트랜지스터의 연결된 출력 단자를 가지며, 상기 부스터 회로는 출력을 소정의 고전압으로 유지하고 상기 레벨 시프트 회로는 상보형 MOS회로의 n채널 및 p채널 MOS트랜지스터의 게이트에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리 게이트의 논리 신호를 시프터하며, 제2출력 MOS트랜지스터의 게이트에 연결된 출력단자와 제2논리 게이트에 연결된 입력 단자를 갖는 인버터 논리 회로를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  7. 제6항에 있어서 상기 p채널 MOS트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1출력 MOS트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 결합된 드레인을 갖고, 상기 n채널 MOS트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력MOS트랜지스터의 상기 게이트에 연결된 상기 출력 단자에연결된 드레인을 갖는 것을 특징으로 하는 출력 버퍼 회로.
  8. 제6항에 있어서, 상기 레벨 시프터 회로는 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제3단자에 연결된 드레인 및 소스를 가진 제1의 p채널 MOS트랜지스터; 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제2p채널 MOS트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의p 채널 MOS트랜지스터의 상기 게이트에 연결된 드레인 및 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 접지선 및 드레인에 연결된 소스를 갖는 제1의 n채널 MOS트랜지스터; 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인, 및 접지선에 연결된 소스를 갖는 제2의 n채널 MOS트랜지스터; 상기 레벨 시프0 터 회로의 상기 제3단자에 연결된 입력 단자 및 상기 제2의 n채널 MOS트랜지스터의 상기 게이트에 연결된 출력 단자를 가진 인버터 논리 회로를 포함하는 것을 특징으로 하는 출력버퍼 회로.
  9. 제6항에 있어서, 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제3단자에 연결된 드레인 및 소스를 갖는 제1의 p채널 MOS트랜지스터; 상기 제1의 p채널 트MOS랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인, 및 상기 레벨 시프트 회로의 상기 제3단자에 연결된 소스를 갖는 제2의 p채널MOS트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p채널MOS트랜지스터의 상기 게이트에 연결된 드레인 및 상기 제1의 p채널MOS트랜지스터의 상기 드레인에 연결된 접지선 및 드레인에 연결된 소스를 가진 제1의 n채널 MOS트랜지스터; 상기 전원선에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제1단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에연결된 소스를 가진 제2의 n채널 MOS트랜저스터를 포함하는 것을 특징으로 하는 출력버퍼 회로.
  10. 제6항에 있어서, 상기 제1 및 제2출력 MOS트랜지스터는 n채널형인 것을 특징으로 하는 출력버퍼 회로.
  11. 논리 게이트의 출력측과, 논리 게이트로부터의 논리 신호에 따라 제1출력 MOS트랜지스터의 게이트를 구동하는 제2출력 MOS트랜지스터와 쌍을 이루는 제1출력MOS트랜지스터의 게이트 사이에 연결되는데, 상기 제1 및 제2출력 MOS트랜지스터는 출력 버퍼 회로의 형태로서, 제1출력 MOS트랜지스터는 전원 전압이 공급되는 전원선과 출력 버퍼 회로의 출력 단자 사이에 설치되며, 상기 제2출력 MOS트랜지스터는 출력 단자와 접지 전위가 공급되는 접지선 사이에 설치되고, 상기 제2출력 MOS트랜지스터는 다른 논리 게이트로 부터의 다른 논리 신호에 따라서 구동되는 구동 회로에 있어서, 상기 전원 전압보다 높은 소정의 고전압까지 전원 전압을 부스트하고, 상기 논리 신호가 상기 논리 게이트와 무관계로 상기 소정의 고전압으로 출력을 유지하는 부스터 회로와; 상기 부스터 회로의 출력측과 접지선 사이에서 직렬로 연결되는 n채널 및 p채널 MOS트랜지스터쌍으로 구성되고 상기 제1출력MOS트랜지스터에 연결된 출력 단자를 가진 스위칭 회로와; 상기 논리 게이트로부터 상기논리 신호를 수신하는 상기 논리 게이트의 상기 출력측에 연결된 제 1단자와, 상기 상보형 MOS회로의 상기 n채널 및 p채널 MOS트랜지스터의 상기 논리 게이트에 연결된 제2단자, 및 상기 부스터 회로로부터 상기 소정의 고저압을 수신하는 상기 부스터 회로의 상기 출력측에 연결된 제3단자를 가지며, 상기 상보형 MOS회로의 상기 n채널 및 p채널 MOS트랜지스터의 상기 게이트에 시프트에 신호를 공급하도록 상기 소정의 고전압과 동일한 레벨까지 상기 논리 게이트의 상기 논리 신호를 시프트시키는 레벨 시프트 회로를 포함하는 것을 특징으로 하는 구동 회로.
  12. 제11항에 있어서, 상기 스위칭 회로는 상기 부스트 회로의 출력측과 상기 접지선간에 직렬로 접속되어 있는 한쌍의 n채널 및 p채널 MOS트랜지스터를 포함하는 것을 특징으로 하는 구동 회로.
  13. 제12항에 있어서, 상기 p채널 MOS트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1출력 MOS트랜지스터의 상기 게이트에 연결된 상기출력 단자에 결합된 드레인을 갖고, 상기 n채널 MOS트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력 MOS트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖는 것을 특징으로 하는 구동 회로.
  14. 제13항에 있어서, 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기제2단자에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제3단자에 연결된 드레인및 소스를 가진 제1의 p채널 MOS트랜지스터; 상기 제1의 p채널MOS트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제2p MOS채널트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p채널 MOS트랜지스터의 상기 게이트에 연결된 드레인 및 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 접지선 및 드레인에 연결된 소스를 갖는 제1의 n채널 MOS트랜지스터; 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인, 및 접지선에 연결된 소스를 갖는 제2의 n채널 MOS트랜지스터; 상기 레벨 시프터 회로의 상기 제3단자에 연결된 입력 단자 및 상기 제2의 n채널 MOS트랜지스터의 상기 게이트에 연결된 출력단자를 가진 인버터 논리 회로를 포함하는 것을 특징으로 하는 구동 회로.
  15. 제13항에 있어서, 상기 레벨 시프터 회로는 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트 상기 레벨 시프터 회로의 상기 제3단자에 연결된 드레인및 소스를 갖는 제1의 p채널 MOS트랜지스터; 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인, 및 상기 레벨 시프트 회로의 상기 제3단자에 연결된 소스를 갖는 제2의 p채널 MOS트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p채널 MOS트랜지스터의 상기 게이트에 연결된 드레인, 및 상기 제1의 p채널 MOS트랜지스터의 상기 드레인에 연결된 접지선 및 드레인에 연결된 소스를 가진 제1의 n채널 MOS트랜지스터; 상기 전원선에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제1단자에 연결된 드레인, 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된소스를 가진 제2의 n채널 MOS트랜지스터를 포함하는 것을 특징으로 하는 구동 회로.
  16. 제11항에 있어서, 상기 제1의 출력MOS트랜지스터는 상기 전원선에 연결된 소스, 상기 출력 단자에 연결된 소스 및 상기 레벨 시프터 회로의 상기 제2의 연결된게이트를 가진 n채널 MOS트랜지스터를 포함하고 상기 제2의 출력 MOS트랜지스터 상기 접지선에 연결된 소스 상기 출력 단자에 연결된 소스 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n채널 MOS트랜지스터를 포함하는 것을 특징으로 하는 구동 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100343466B1 (ko) * 1999-12-27 2002-07-11 박종섭 고전압 구동회로
KR100481057B1 (ko) * 2002-06-11 2005-04-07 경상대학교산학협력단 알루미나-지르코니아 복합체의 제조방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723994A (en) * 1996-06-10 1998-03-03 Etron Technology, Inc. Level boost restoration circuit
US6188265B1 (en) * 1997-12-12 2001-02-13 Scenix Semiconduction, Inc. High-voltage NMOS switch
GB2332793A (en) * 1997-12-24 1999-06-30 Ericsson Telefon Ab L M Voltage doubling circuit for MOS transistor gate drive
JP4354056B2 (ja) * 1999-10-12 2009-10-28 株式会社 沖マイクロデザイン 半導体集積回路
KR100372246B1 (ko) * 2000-05-03 2003-02-17 삼성전자주식회사 반도체 메모리 장치의 에코클럭 생성회로 및 방법
US6512400B1 (en) * 2000-08-30 2003-01-28 Micron Technology, Inc. Integrated circuit comparator or amplifier
KR100833400B1 (ko) * 2001-12-15 2008-05-28 주식회사 하이닉스반도체 출력 버퍼
US20040130387A1 (en) * 2003-01-06 2004-07-08 Andrew Marshall Logic circuitry with reduced standby leakage using charge pumped switches
JP4300058B2 (ja) * 2003-05-15 2009-07-22 パナソニック株式会社 電圧発生装置、電荷転送装置、固体撮像素子、固体撮像システムおよび電圧発生方法
JP4400336B2 (ja) * 2003-08-27 2010-01-20 株式会社デンソー 電子制御装置
TW200525869A (en) * 2004-01-28 2005-08-01 Renesas Tech Corp Switching power supply and semiconductor IC
JP4631524B2 (ja) * 2005-04-26 2011-02-16 富士電機システムズ株式会社 ドライブ回路
TWI353575B (en) * 2006-12-29 2011-12-01 Novatek Microelectronics Corp Gate driver structure of tft-lcd display
JP2010279138A (ja) * 2009-05-28 2010-12-09 Hitachi Ltd スイッチング昇圧型dc−dcコンバータおよび半導体集積回路装置
JP2017216611A (ja) * 2016-06-01 2017-12-07 マイクロン テクノロジー, インク. 半導体装置
CN108206689B (zh) * 2016-12-19 2024-02-23 上海安其威微电子科技有限公司 电平转换驱动电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5265635A (en) * 1975-11-28 1977-05-31 Toshiba Corp Level shift circuit
SU636805A1 (ru) * 1976-07-07 1978-12-05 Организация П/Я Х-5263 Формирователь импульсов на мдптранзисторах
JPS57192119A (en) * 1981-05-21 1982-11-26 Toshiba Corp Complementary mos type sequence circuit
US4542310A (en) * 1983-06-29 1985-09-17 International Business Machines Corporation CMOS bootstrapped pull up circuit
JPH0777346B2 (ja) * 1988-12-28 1995-08-16 株式会社東芝 論理レベル変換回路
IT1239781B (it) * 1990-05-08 1993-11-15 Texas Instruments Italia Spa Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos
KR930003929B1 (ko) * 1990-08-09 1993-05-15 삼성전자 주식회사 데이타 출력버퍼
US5128560A (en) * 1991-03-22 1992-07-07 Micron Technology, Inc. Boosted supply output driver circuit for driving an all N-channel output stage
JPH04365372A (ja) * 1991-06-13 1992-12-17 Toshiba Corp 半導体集積回路
JP3055230B2 (ja) * 1991-06-29 2000-06-26 日本電気株式会社 レベルシフタ回路
DE69222144T2 (de) * 1992-03-12 1998-02-05 St Microelectronics Srl Treiber, insbesondere für Leistungs-MOS-Halbbrücken
US5365118A (en) * 1992-06-04 1994-11-15 Linear Technology Corp. Circuit for driving two power mosfets in a half-bridge configuration
JPH0637624A (ja) * 1992-07-13 1994-02-10 Nec Corp レベル変換回路
DE4400872A1 (de) * 1994-01-14 1995-07-20 Philips Patentverwaltung Ausgangstreiberschaltung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100343466B1 (ko) * 1999-12-27 2002-07-11 박종섭 고전압 구동회로
KR100481057B1 (ko) * 2002-06-11 2005-04-07 경상대학교산학협력단 알루미나-지르코니아 복합체의 제조방법

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