JP4631524B2

JP4631524B2 - ドライブ回路

Info

Publication number: JP4631524B2
Application number: JP2005127260A
Authority: JP
Inventors: 聡菅原
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-04-26
Filing date: 2005-04-26
Publication date: 2011-02-16
Anticipated expiration: 2025-04-26
Also published as: JP2006310898A

Description

本発明は、低電圧の制御信号を高電圧の制御信号に変換して出力するドライブ回路、特に待機時の消費電力を抑えたドライブ回路に関する。

高圧側の電源電圧を受けるＭＯＳトランジスタ、バイポーラトランジスタ等の半導体素子あるいは電子回路装置は、それぞれの用途に適した電源電圧の下で動作させる必要があるが、その制御系は一般的に５Ｖ以下の低い電源電圧により動作する集積回路装置に組み込まれるので、制御系の出力により直接上記の高圧側の電源電圧を受ける操作対象を制御ないし操作することは困難である。このため、レベルシフト回路を有するドライブ回路を制御系と操作対象の間に介在させる必要があり、このドライブ回路を制御系用の集積回路装置内に組み込むのが通例である（例えば特許文献１参照）。

図６は上記の従来のドライブ回路の構成例を示す図である。この回路は、通常５Ｖ以下の低い電源電圧で動作する低圧部と、１０数Ｖ以上の高い電源電圧（例えば３００Ｖ）で動作する高圧部から構成され、低圧部の入力端子ＩＮに入力された上記の制御系からのパルス信号に従って、高圧部の出力端子ＯＵＴから操作対象に駆動信号が出力される。

高圧部は、レベルシフト段、増幅段及び出力段により構成されている。レベルシフト段は、低圧部からの低圧の制御信号を高圧の制御信号にシフトアップする回路であり、増幅段及び出力段は、操作対象を駆動するのに必要な電力を増幅し、駆動信号を出力する回路である。操作対象を駆動するための電力が小さくても良い場合には、増幅段を省略することができる。また、操作対象の駆動に大電力を必要とする場合には、増幅段の段数を適宜増加させれば良い。

また、高圧部を構成するＰチャンネルのトランジスタＭＰ１〜ＭＰ４及びＮチャンネルのトランジスタＭＮ１〜ＭＮ８は、電力増幅を行うために、後段になるに従って寸法が大きくなる。Ｚ１〜Ｚ４は、トランジスタＭＰ１〜ＭＰ４及び操作対象のＰチャンネルのトランジスタＭＰ５のゲート・ソース間電圧をクランプするために用いられているツェナーダイオードである。これは、通常のトランジスタではゲート・ソース間の耐圧が数Ｖ程度であるためであり、それ以下の一定電圧に抑えている。Ｒ１〜Ｒ１０は抵抗である。

低圧部は、高圧部のトランジスタＭＮ１〜ＭＮ８を駆動するための回路である。図７にその回路の一例を示す。Ｑ１１はインバータ、Ｄ１，Ｄ２は遅延素子、Ｂ１〜Ｂ４はバッファである。この低圧部からａ１〜ｄ１及びａ２〜ｄ２の制御信号が出力される。

図８は図６の回路の動作波形を示す図である。ここでは、増幅段の動作波形を示す。同図中のＶＧｐ３はトランジスタＭＰ３のゲート電圧、ＶＤｐ３はトランジスタＭＰ３のドレイン電圧（出力電圧）、ＩｌｏｓｓはトランジスタＭＮ５に流れる電流を示し、ＩＨは急増電流、ＩＬは節約電流である。また、ＶＤＤＨは高圧の電源電圧、ＶＤＤＬは低圧の電源電圧、ｔｄは図７の遅延素子Ｄ１，Ｄ２による遅延時間である。

時刻ｔ１で低圧部からの制御信号ｃ１が立ち上がり、遅延時間ｔｄ後の時刻ｔ２で制御信号ｃ２が立ち下がるまでの間に、トランジスタＭＰ３のゲート電圧ＶＧｐ３はツェナーダイオードＺ１のクランプ電圧分上がってＶＤＤＨになり（図示しないが、時刻ｔ１で制御信号ｃ１と逆相の制御信号ｂ１が立ち下がることによりトランジスタＭＮ３がオフ（ＯＦＦ）するため）、トランジスタＭＰ３のドレイン電圧ＶＤｐ３はツェナーダイオードＺ３のクランプ電圧分だけＶＤＤＨより下がる。そして、この間トランジスタＭＮ５に急増電流ＩＨが流れる。また、時刻ｔ３で制御信号ｃ１が立ち下がり、遅延時間ｔｄ後の時刻ｔ４で制御信号ｃ２が立ち上がるまでの間に、トランジスタＭＰ３のゲート電圧ＶＧｐ３はツェナーダイオードＺ１のクランプ電圧分だけＶＤＤＨより下がり（図示しないが、時刻ｔ３で制御信号ｃ１と逆相の制御信号ｂ１が立ち上がることによりトランジスタＭＮ３がオン（ＯＮ）するため。なお、時刻ｔ３では制御信号ｃ２と逆相の制御信号ｂ２によりトランジスタＭＮ４は既にオンしている。）、トランジスタＭＰ３のドレイン電圧ＶＤｐ３はツェナーダイオードＺ３のクランプ電圧分上がってＶＤＤＨになる。

ここで、通常の電子回路装置では、待機時に必要最低限の回路を動作状態にして、他回路は停止状態にし、待機時の消費電力の削減を行っている。ドライブ回路においても同様の動作を行うものがある。図９にこのような一般的な低圧用のドライブ回路の構成例を示す。

このドライブ回路は、ＰチャンネルのトランジスタＰ１，Ｐ２……Ｐｎ−１，Ｐｎ及びＮチャンネルのトランジスタＮ１，Ｎ２……Ｎｎ−１，Ｎｎによるインバータを複数段接続した構成となっている。このような回路では、入力信号のＨ（Ｈｉｇｈ）とＬ（Ｌｏｗ）が変化しない限り、各段のＰチャンネルのトランジスタ及びＮチャンネルのトランジスタのいずれか一方が必ずオフしているため、電力は消費されない。したがって、待機時に入力をＨまたはＬに固定することで、停止状態にすることができる。

しかし、図６に示すような高圧用のドライブ回路では、入力をＨまたはＬに固定しても、高圧部のクランプ用のツェナーダイオードにオン状態のものが存在し、（上述の節約電流ＩＬに相当する）定常電流が流れる。

例えば、入力をＨに固定した場合、トランジスタＭＮ１がオン状態となり、ツェナーダイオードＺ２、トランジスタＭＮ１、抵抗Ｒ１，Ｒ２を通って電流が流れる。さらに、トランジスタＭＮ５がオン状態となり、ツェナーダイオードＺ３、トランジスタＭＮ５、抵抗Ｒ６，Ｒ７を通って電流が流れる。また、入力をＬに固定した場合、トランジスタＭＮ３がオン状態となり、ツェナーダイオードＺ１、トランジスタＭＮ３、抵抗Ｒ３，Ｒ４を通って電流が流れる。さらに、トランジスタＭＮ７がオン状態となり、ツェナーダイオードＺ４、トランジスタＭＮ７、抵抗Ｒ９，Ｒ１０を通って電流が流れる。
特開平９−２１４３１７号公報

上記構成の従来の高圧用のドライブ回路では、動作時の低消費電力化については対策がなされているが（急増電流ＩＨが流れる期間が遅延時間ｔｄに限定されている）、上述のように待機時に入力をＨまたはＬに固定しても、高圧部のクランプ用のツェナーダイオードにオン状態のものが存在し、定常電流が流れるため、待機時の消費電力を削減することができないという問題点がある。

本発明は、このような点に鑑みてなされたものであり、待機時の消費電力を削減することができるドライブ回路を提供することを目的とする。

本発明では上記課題を解決するために、低電圧の制御信号を出力する低圧部と、前記低圧部からの制御信号を高電圧の制御信号に変換する高圧部と、を有し、前記高圧部は、高圧の電源電圧と接地電圧との間にクランプ素子と、第１トランジスタと、第１抵抗と、第２トランジスタとが直列に接続され、前記第１抵抗と前記第２トランジスタとの接続部が第２抵抗を介して接地された構成を有する、ドライブ回路であって、前記低圧部の制御信号の出力と前記高圧部の前記第１トランジスタとの間に論理積ゲートを備え、前記論理積ゲートの一方の入力端子に前記低圧部の制御信号が入力され、前記論理積ゲートの他方の入力端子には前記高圧部のオン／オフ信号が入力され、待機時には前記論理積ゲートの出力に前記第１トランジスタをオフ動作させる制御信号を出力することを特徴とするドライブ回路が提供される。

このようなドライブ回路によれば、論理積ゲートにより待機時の電流経路が断たれるため、待機時の消費電力を削減することができる。

本発明のドライブ回路は、論理積ゲートにより待機時の電流経路が断たれるため、待機時の消費電力を削減することができるという利点がある。

以下、本発明の実施の形態を図面を参照して説明する。なお、図６に示すドライブ回路と同一の構成要素については同一符号を付して説明する。
図１は本発明の第１の実施の形態のドライブ回路の構成を示す図である。このドライブ回路は、低電圧の制御信号を出力する低圧部１と、低圧部１からの制御信号を高電圧の制御信号に変換する高圧部２を有している。高圧部２は、レベルシフト段２ａ、増幅段２ｂ及び出力段２ｃからなり、ＰチャンネルのトランジスタＭＰ１〜ＭＰ４とＮチャンネルのトランジスタＭＮ１〜ＭＮ８で構成されている。

レベルシフト段２ａでは、トランジスタＭＰ１と直列にトランジスタＭＮ１及びＭＮ２が接続され、トランジスタＭＰ２と直列にトランジスタＭＮ３及びＭＮ４が接続され、またトランジスタＭＰ１のゲートとトランジスタＭＰ２のドレインが接続され、トランジスタＭＰ２のゲートとトランジスタＭＰ１のドレインが接続されている。増幅段２ｂでは、トランジスタＭＰ３と直列にトランジスタＭＮ５及びＭＮ６が接続され、出力段２ｃでは、トランジスタＭＰ４と直列にトランジスタＭＮ７及びＭＮ８が接続されている。

また、高圧部２のＰチャンネルのトランジスタＭＰ１〜ＭＰ４のゲート及び操作対象のＰチャンネルのトランジスタＭＰ５のゲートにはクランプ素子としてツェナーダイオードＺ１〜Ｚ４が接続されている。

低圧部１は図７に示す構成であり、制御信号ａ１〜ｄ１はそれぞれ論理積ゲートＱ１〜Ｑ４の一方の入力端子を介して高圧部２のトランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートに入力され、論理積ゲートＱ１〜Ｑ４の他方の入力端子にはオン／オフ端子ＥＮからの高圧部２のオン／オフ信号が入力される。また、制御信号ａ２〜ｄ２はそれぞれ高圧部２のトランジスタＭＮ２，ＭＮ４，ＭＮ６，ＭＮ８のゲートに入力される。

上記のように構成されたドライブ回路においては、低圧部１からの制御信号ａ１〜ｄ１はそれぞれ論理積ゲートＱ１〜Ｑ４の一方の入力端子を介して高圧部２のトランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートに入力され、論理積ゲートＱ１〜Ｑ４の他方の入力端子には高圧部２のオン／オフ信号が入力される。そして、オン／オフ信号がＨのとき、ドライブ回路は稼動状態であり、オン／オフ信号がＬのとき、ドライブ回路は待機状態である。

すなわち、オン／オフ信号がＨの場合には、制御信号ａ１〜ｄ１は論理積ゲートＱ１〜Ｑ４を通してトランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートに入力されるが、オン／オフ信号がＬの場合には、制御信号ａ１〜ｄ１が如何なる値でも論理積ゲートＱ１〜Ｑ４からはＬの信号が出力されるため、トランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７はオフ状態となり、各段の電流経路は断たれる。したがって、待機時の消費電力を削減することができる。

図２は本発明の第２の実施の形態のドライブ回路の構成を示す図である。このドライブ回路は、待機時に出力がＨとなる回路で、ツェナーダイオードＺ１〜Ｚ４によるクランプ時に流れる定常電流の経路にスイッチ素子Ｓ１，Ｓ２が挿入され、待機時にはスイッチ素子Ｓ１，Ｓ２がオフにされる。

上記のドライブ回路は、操作対象３の駆動に大電力を要する場合を想定している。操作対象３の駆動に大電力を要する場合、トランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のサイズが大きくなり、それらのゲートを駆動するための電力も大きくする必要があるが、図１に示す論理積ゲートＱ１〜Ｑ４の出力を大電力化するのは困難である。

そこで、本実施の形態では、トランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートはバッファを有する低圧部１で直接駆動し、抵抗Ｒ２，Ｒ７に直列にオン／オフ信号で動作するスイッチ素子Ｓ１，Ｓ２を設け、待機時には、入力端子ＩＮに稼動状態で出力がＨとなる信号を入力する。この場合、トランジスタＭＮ２，ＭＮ３，ＭＮ６，ＭＮ７がオフ、トランジスタＭＮ１，ＭＮ５がオン状態となる。そして、さらにスイッチ素子Ｓ１，Ｓ２をオフすることにより、各段の電流経路を断つことができる。

図３は本発明の第３の実施の形態のドライブ回路の構成を示す図である。このドライブ回路は、図２に示す第２の実施の形態に対し、待機時に出力がＬとなる回路であり、抵抗Ｒ４，Ｒ１０に直列にオン／オフ信号で動作するスイッチ素子Ｓ１，Ｓ２を設け、待機時には、入力端子ＩＮに稼動状態で出力がＬとなる信号を入力する。この場合、トランジスタＭＮ１，ＭＮ４，ＭＮ５，ＭＮ８がオフ、トランジスタＭＮ３，ＭＮ７がオン状態となる。そして、さらにスイッチ素子Ｓ１，Ｓ２をオフすることにより、各段の電流経路を断つことができる。

図４は本発明の第４の実施の形態のドライブ回路の構成を示す図である。このドライブ回路は、待機時に出力がＨとなる回路で、待機時に低圧部１の電源がオフされる場合を想定している。ツェナーダイオードＺ１〜Ｚ４によるクランプ時に流れる定常電流の経路に第１のスイッチ素子Ｓ１，Ｓ２が挿入されるとともに、待機時にオフとなるトランジスタＭＮ２，ＭＮ３，ＭＮ６，ＭＮ７のゲートに第２のスイッチ素子Ｓ３，Ｓ４，Ｓ５，Ｓ６が接続されている。そして、待機時には第１のスイッチ素子Ｓ１，Ｓ２がオフにされ、第２のスイッチ素子Ｓ３，Ｓ４，Ｓ５，Ｓ６がオンにされる。

すなわち、本実施の形態では、図２に示す第２の実施の形態で設けたスイッチ素子Ｓ１，Ｓ２に加え、トランジスタＭＮ２，ＭＮ３，ＭＮ６，ＭＮ７のゲートとグランド間にスイッチ素子Ｓ３，Ｓ４，Ｓ５，Ｓ６を設けている。低圧部１の電源がオフとなる場合には、これらのトランジスタＭＮ２，ＭＮ３，ＭＮ６，ＭＮ７を確実にオフすることは困難である。そこで、待機時にはオン／オフ端子ＥＮ１からの信号によりスイッチ素子Ｓ１，Ｓ２をオフにし、さらにオン／オフ端子ＥＮ２からの信号によりスイッチ素子Ｓ３，Ｓ４，Ｓ５，Ｓ６をオンにしている。これにより、トランジスタＭＮ２，ＭＮ３，ＭＮ６，ＭＮ７を確実にオフすることができ、各段の電流経路を断つことができる。

図５は本発明の第５の実施の形態のドライブ回路の構成を示す図である。このドライブ回路は、図４に示す第４の実施の形態に対し、待機時に出力がＬとなる回路であり、図３に示す第３の実施の形態で設けたスイッチ素子Ｓ１，Ｓ２に加え、トランジスタＭＮ１，ＭＮ４，ＭＮ５，ＭＮ８のゲートとグランド間にスイッチ素子Ｓ３，Ｓ４，Ｓ５，Ｓ６を設けている。そして、待機時にはオン／オフ端子ＥＮ１からの信号によりスイッチ素子Ｓ１，Ｓ２をオフにし、さらにオン／オフ端子ＥＮ２からの信号によりスイッチ素子Ｓ３，Ｓ４，Ｓ５，Ｓ６をオンにしている。これにより、低圧部１の電源がオフとなる場合でもトランジスタＭＮ１，ＭＮ４，ＭＮ５，ＭＮ８を確実にオフすることができ、各段の電流経路を断つことができる。

本発明の第１の実施の形態のドライブ回路の構成を示す図である。本発明の第２の実施の形態のドライブ回路の構成を示す図である。本発明の第３の実施の形態のドライブ回路の構成を示す図である。本発明の第４の実施の形態のドライブ回路の構成を示す図である。本発明の第５の実施の形態のドライブ回路の構成を示す図である。従来のドライブ回路の構成例を示す図である。低圧部の回路の一例を示す図である。図６の回路の動作波形を示す図である。一般的な低圧用のドライブ回路の構成例を示す図である。

符号の説明

１低圧部
２高圧部
２ａレベルシフト段
２ｂ増幅段
２ｃ出力段
３操作対象
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８Ｎチャンネルのトランジスタ
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５Ｐチャンネルのトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４論理積ゲート
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６スイッチ素子
Ｚ１，Ｚ２，Ｚ３，Ｚ４ツェナーダイオード

Claims

低電圧の制御信号を出力する低圧部と、
前記低圧部からの制御信号を高電圧の制御信号に変換する高圧部と、を有し、
前記高圧部は、高圧の電源電圧と接地電圧との間にクランプ素子と、第１トランジスタと、第１抵抗と、第２トランジスタとが直列に接続され、前記第１抵抗と前記第２トランジスタとの接続部が第２抵抗を介して接地された構成を有する、ドライブ回路であって、
前記低圧部の制御信号の出力と前記高圧部の前記第１トランジスタとの間に論理積ゲートを備え、前記論理積ゲートの一方の入力端子に前記低圧部の制御信号が入力され、前記論理積ゲートの他方の入力端子には前記高圧部のオン／オフ信号が入力され、待機時には前記論理積ゲートの出力に前記第１トランジスタをオフ動作させる制御信号を出力することを特徴とするドライブ回路。