JP3192049B2 - バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低電源電圧で高速動作
するＣＭＯＳバッファ回路に係り、特に高しきい値電圧
のＭＯＳトランジスタと低しきい値電圧のＭＯＳトラン
ジスタを組み合せて、低消費電力特性を実現するバッフ
ァ回路に関するものである。

【０００２】

【従来の技術】従来、バッファ回路は、ＣＭＯＳインバ
ータ回路の出力段のＰＭＯＳトランジスタとＮＭＯＳト
ランジスタのゲート電圧を別々に制御するもので、制御
端子に印加する制御信号が高レベル電圧のとき、入力信
号と同一の信号を出力端子から出力させ、低レベル電圧
のとき出力端子を高インピーダンスになるように構成し
た回路である。

【０００３】図８はこの従来のバッファ回路の構成を示
すブロック図である。２１は第１の制御回路（論理回
路）、２２は第２の制御回路（論理回路）であって、各
々信号の入力端子１３と第１の制御端子１５に個々に入
力側が接続され、出力側は各々ＰＭＯＳトランジスタＭ
１１、ＮＭＯＳトランジスタＭ１２のゲートに接続され
ている。１８は高電位（Ｖdd）電源端子、１９は低電位
（ＧＮＤ）電源端子である。上記ＰＭＯＳトランジスタ
Ｍ１１とＮＭＯＳトランジスタＭ１２はドレインが出力
端子１４に対して共通接続されたＣＭＯＳ構成となって
いる。

【０００４】第１の制御回路２１は、第１の制御端子１
５の信号が高レベル電圧のとき入力端子１３の入力信号
を反転した信号を出力し、低レベル電圧のとき高レベル
電圧を出力する。また、第２の制御回路２２は、第１の
制御端子１５の信号が高レベル電圧のとき入力端子１３
の入力信号を反転した信号を出力し、低レベル電圧のと
き低レベル電圧を出力する。

【０００５】この図８に示すバッファ回路の動作は次の
通りである。第１の制御端子１５が高レベル電圧のと
き、第１、第２の制御回路２１、２２はともに入力信号
を反転した信号を出力する。例えば、入力信号が高レベ
ル電圧のときは、両制御回路２１、２２の出力電圧が低
レベル電圧となる。このため、ＰＭＯＳトランジスタＭ
１１は導通状態、ＮＭＯＳトランジスタＭ１２は遮断状
態となり、出力端子１４に高レベル電圧が現れる。

【０００６】一方、入力信号が低レベル電圧のときは、
両制御回路２１、２２の出力電圧が高レベル電圧とな
る。このため、ＰＭＯＳトランジスタＭ１１は遮断状
態、ＮＭＯＳトランジスタＭ１２は導通状態となり、出
力端子１４に低レベル電圧が現れる。このように、第１
の制御端子１５が高レベル電圧のとき、入力端子１３に
入力する信号と同一信号を出力端子１４から出力するバ
ッファ機能を発揮する。

【０００７】次に、第１の制御端子１５が低レベル電圧
のときは、第１の制御回路２１の出力電圧が高レベル電
圧となり、第２の制御回路２２の出力電圧が低レベル電
圧となる。このため、ＰＭＯＳトランジスタＭ１１、Ｎ
ＭＯＳトランジスタＭ１２はともに遮断状態となり、出
力端子１４は高インピーダンスとなる。

【０００８】図９はこの図８に示した回路の具体的な回
路図である。第１の制御回路２１は、入力側から出力側
にかけて縦続接続したナンドゲート２１１、およびイン
バータ２１２、２１３からなる。これらのゲート２１１
〜２１３の電源端子は高電位電源端子１８と低電位電源
端子１９に接続されている。ここでは、初段のナンドゲ
ート２１１の一方の入力側に入力端子１３が接続され、
他方の入力側に第１の制御端子１５が接続されている。

【０００９】また、第２の制御回路２２は、入力側から
出力側にかけて縦続接続したインバータ２２１、ナンド
ゲート２２２、およびインバータ２２３からなる。これ
らのゲート２２１〜２２３の電源端子も高電位電源端子
１８と低電位電源端子１９に接続されている。ここで
は、初段のインバータ２２１に入力端子１３が接続さ
れ、中段のナンドゲート２２２の一方の入力側に第１の
制御端子１５が接続されている。

【００１０】ところで、トランジスタのしきい値電圧を
Ｖthとし、電源電圧をＶddとしたときの回路の動作速度
は、「Ｖdd−Ｖth」に比例する。これはドレイン電流が
増大するためである。一般に、しきい値電圧Ｖthは０．
６〜０．７Ｖであるので、従来回路では電源電圧Ｖddが
１Ｖからそれ以下の電圧になると、動作速度が大きく劣
化するという欠点がある。

【００１１】速度劣化を改善するためには、上記しきい
値電圧０．６〜０．７Ｖ（以下、「通常しきい値電圧」
と呼ぶ。）よりも低いしきい値電圧（低しきい値電圧）
のトランジスタを使用すれば良いが、しきい値電圧を低
下させるとリーク電流が大幅に増加するという問題が発
生し、非動作時に消費電力を大幅に低減させるためのス
リープ状態を有する回路には向かないという欠点があ
る。

【００１２】そこで、この欠点を解決するための技術と
して、特開平０６−２９８３４号に示されるＭＴ−ＣＭ
ＯＳ技術が提案されている。図１０にこのＭＴ−ＣＭＯ
Ｓを用いたバッファ回路を示す。この回路は、図８に示
す回路のＰＭＯＳトランジスタＭ１１、ＮＭＯＳトラン
ジスタＭ１２を各々低しきい値電圧（０．２〜０．３
Ｖ）のＰＭＯＳトランジスタＭ１３、ＮＭＯＳトランジ
スタＭ１４に替えたものである。

【００１３】更にその低しきい値電圧のＰＭＯＳトラン
ジスタＭ１３のソースおよび第１、第２の制御回路２
１、２２の高電位電源側と高電位電源端子１８との間に
通常しきい値電圧のＰＭＯＳトランジスタＭ１５を挿入
し、低しきい値電圧のＮＭＯＳトランジスタＭ１４およ
び第１、第２の制御回路２１、２２の低電位電源側と低
電位電源端子１９との間に通常しきい値電圧のＮＭＯＳ
トランジスタＭ１６を挿入して構成している。そして、
通常しきい値電圧のＰＭＯＳトランジスタＭ１５のゲー
トには、第２の制御端子１６を接続し、通常しきい値電
圧のＮＭＯＳトランジスタＭ１６のゲートには、第３の
制御端子１７を接続したものである。

【００１４】低しきい値電圧のトランジスタＭ１３、Ｍ
１４で構成される回路は低電圧でも高速動作するので、
第１、第２の制御回路２１、２２およびトランジスタＭ
１３、Ｍ１４への電流供給点である通常しきい値電圧の
トランジスタＭ１５、Ｍ１６のドイイン電圧が変動せ
ず、それらが高位電源電圧および低位電源電圧に近い電
圧にあれば、１Ｖ程度の電源電圧でも高速動作が可能と
なる。

【００１５】更に、低しきい値電圧トランジスタは一般
にリーク電流が大きく、回路が動作していなときでもそ
のリーク電流による電力消費が発生する欠点があるが、
この回路では、第２の制御端子１６を高レベル電圧に、
第３の制御端子１７を低レベル電圧に制御することによ
り、通常しきい値電圧のトランジスタＭ１５、Ｍ１６を
遮断させて、リーク電流をそのトランジスタＭ１５、Ｍ
１６の極めて小さいリーク電流に制限でき、低リーク特
性が実現できる。

【００１６】

【発明が解決しようとする課題】しかしながら、この図
１０に示したＭＴ−ＣＭＯＳの技術は、バッファ回路の
ように大きな容量性負荷を駆動する場合、ＣＭＯＳを構
成するトランジスタＭ１３、Ｍ１４に大きな電流駆動能
力が要求されるが、このトランジスタＭ１３、Ｍ１４に
直列的に挿入されたトランジスタＭ１５、Ｍ１６の導通
抵抗による電圧降下によって、そのトランジスタＭ１
５、Ｍ１６のドレイン電圧（トランジスタＭ１３、Ｍ１
４のソース電圧）が大きく変動し、低しきい値電圧のト
ランジスタＭ１３、Ｍ１４で構成されたＣＭＯＳ回路に
印加する電圧が不十分となって、高速動作しない。この
ため、低電圧駆動でかつ大きな容量性負荷を駆動する場
合には、速度が改善されないという欠点があった。

【００１７】本発明はこのような点に鑑みてなされたも
のであって、その目的は、低電圧駆動が可能で、大きな
電流駆動能力を発揮し、高速動作ができ、しかも低リー
ク電流特性を有するようにしたバッファ回路を提供する
ことである。

【００１８】

【課題を解決するための手段】この目的を達成するため
に本発明は、入力端子および第１の制御端子が第１およ
び第２の入力側に個々に接続され高電位電源側が高電位
電源端子に接続された第１の制御回路と、上記入力端子
および上記第１の制御端子が第１および第２の入力側に
個々に接続され低電位電源側が低電位電源端子に接続さ
れた第２の制御回路と、ゲートが上記第１の制御回路の
出力側に接続されソースが上記高電位電源端子に接続さ
れドレインが出力端子に接続された第１のＰＭＯＳトラ
ンジスタと、ゲートが上記第２の制御回路の出力側に接
続されソースが上記低電位電源端子に接続されドレイン
が上記出力端子に接続された第１のＮＭＯＳトランジス
タと、ゲートが第２の制御端子に接続されソースが上記
高電位電源端子に接続されドレインが上記第２の制御回
路の高電位電源側に接続された第２のＰＭＯＳトランジ
スタと、ゲートが第３の制御端子に接続されソースが上
記低電位電源端子に接続されドレインが上記第１の制御
回路の低電位電源側にに接続された第２のＮＭＯＳトラ
ンジスタとからなり、上記第１のＰＭＯＳトランジスタ
および上記第１のＮＭＯＳトランジスタの一方を高しき
い値電圧のトランジスタとし、他方を低しきい値電圧の
トランジスタとし、上記第２のＰＭＯＳトランジスタお
よび上記第２のＮＭＯＳトランジスタのしきい値を上記
高しきい値のトランジスタとし、上記第１および第２の
制御回路を上記低しきい値のトランジスタで構成し、上
記第１の制御端子の信号が一方の論理状態のとき、上記
第１および第２の制御回路が上記入力端子の論理状態と
同一又はそれを反転した信号を出力して、上記第１のＰ
ＭＯＳトランジスタおよび上記第１のＮＭＯＳトランジ
スタの一方を導通させるとともに、他方を遮断させ、上
記第１の制御端子が他方の論理状態のとき、上記第１の
制御回路の出力により上記第１のＰＭＯＳトランジスタ
を遮断させ、上記第２の制御回路の出力により上記第１
のＮＭＯＳトランジスタを遮断させ、上記第２および第
３の制御端子の論理状態により上記第２のＰＭＯＳトラ
ンジスタおよび上記第２のＮＭＯＳトランジスタを同時
に導通又は遮断させることを特徴とするバッファ回路と
して構成した。

【００１９】本発明では、ゲートが上記第３の制御端子
に接続され、ソースが上記高電位電源端子に接続され、
ドレインが上記第１のＰＭＯＳトランジスタのゲートに
接続された第３のＰＭＯＳトランジスタと、ゲートが上
記第２の制御端子に接続され、ソースが上記低電位電源
端子に接続され、ドレインが上記第１のＮＭＯＳトラン
ジスタのゲートに接続された第３のＮＭＯＳトランジス
タとを具備し、上記第３のＰＭＯＳトランジスタと上記
第３のＮＭＯＳトランジスタを上記高しきい値電圧のト
ランジスタとすることが好ましい。

【００２０】また、本発明では、上記出力端子と上記高
電位電源端子または上記低電位電源端子との間に接続さ
れ、且つ上記第２又は第３の制御端子により制御される
手段を具備し、該手段が、上記第２のＰＭＯＳトランジ
スタおよび上記第２のＮＭＯＳトランジスタが同時に遮
断するときに導通して上記出力端子を一方の論理状態に
固定することが好ましい。

【００２１】

【作用】本発明では、第１、第２の制御回路が低しきい
値のＭＯＳトランジスタで構成されるので高速化が可能
であり、しかもその第１、第２の制御回路と電源端子と
の間には高しきい値トランジスタが介挿されるのでその
第１、第２の制御回路を経由する大きなリーク電流は発
生しない。また、出力段となるＣＭＯＳ段が低しきい値
電圧のＭＯＳトランジスタと高しきい値電圧のＭＯＳト
ランジスタとで構成されるので、この部分での大きなリ
ーク電流もなく、低電圧駆動が可能となる。更に、この
ＣＭＯＳ段と電源端子間には他のトランジスタが介在し
ないので、容量性負荷であっても高速駆動が可能とな
る。

【００２２】

【実施例】以下、本発明の実施例を説明する。図１はそ
の第１の実施例のバッファ回路のブロック図である。図
８〜図１０に示したものと同一のものには同一の符号を
付した。１１は低しきい値電圧のＭＯＳトランジスタで
構成される第１の制御回路、１２も低しきい値電圧のＭ
ＯＳトランジスタで構成される第２の制御回路であっ
て、各々入力端子１３と第１の制御端子１５に個々の入
力側が接続され、出力側は各々低しきい値電圧（０．２
〜０．３Ｖ）のＰＭＯＳトランジスタＭ１のゲート、通
常しきい値電圧（０．６〜０．７Ｖ）のＮＭＯＳトラン
ジスタＭ２のゲートに接続されている。上記ＰＭＯＳト
ランジスタＭ１とＮＭＯＳトランジスタＭ２はドレイン
が出力端子１４に対して共通接続されたＣＭＯＳ構成と
なっている。

【００２３】また、第１の制御回路１１は、その高電位
電源側が高電位電源端子１８に直接的に接続され、低電
位電源側は通常しきい値電圧のＮＭＯＳトランジスタＭ
４を介して低電位電源端子１９に接続されている。第２
の制御回路１２は、その高電位電源側が通常しきい値電
圧のＰＭＯＳトランジスタＭ３を介して高電位電源端子
１８に接続され、低電位電源側は低電位電源端子１９に
直接的に接続されている。

【００２４】トランジスタＭ３のゲートは第２の制御端
子１６に接続され、トランジスタＭ４のゲートは第３の
制御端子１７に接続されている。そして、第２の制御端
子１６と第３の制御端子１７に入力する制御信号は相補
信号（一方が高レベル電圧のとき他方が低レベル電圧の
信号）の形の信号となっている。

【００２５】第１の制御回路１１は、第１の制御端子１
５の信号が高レベル電圧のとき入力端子１３に入力する
入力信号を反転した信号を出力し、低レベル電圧のとき
高レベル電圧を出力する。また、第２の制御回路１２
は、第１の制御端子１５の信号が高レベル電圧のとき入
力端子１３に入力する入力信号を反転した信号を出力
し、低レベル電圧のとき低レベル電圧を出力する。

【００２６】この第１実施例のバッファ回路の動作は次
の通りである。第１の制御端子１５が高レベル電圧のと
き、第１、第２の制御回路１１、１２はともに入力信号
を反転した信号を出力する。例えば、入力信号が高レベ
ル電圧のときは、両制御回路１１、１２の出力電圧が低
レベル電圧となる。このため、ＰＭＯＳトランジスタＭ
１は導通状態、ＮＭＯＳトランジスタＭ２は遮断状態と
なり、出力端子１４に高レベル電圧が現れる。

【００２７】一方、入力信号が低レベル電圧のときは、
両制御回路１１、１２の出力電圧が高レベル電圧とな
る。このため、ＰＭＯＳトランジスタＭ１は遮断状態、
ＮＭＯＳトランジスタＭ２は導通状態となり、出力端子
１４には低レベル電圧が出力する。

【００２８】このように、第１の制御端子１５が高レベ
ル電圧のとき、第１、第２の制御回路１１、１２が初段
インバータ、ＰＭＯＳトランジスタＭ１とＮＭＯＳトラ
ンジスタＭ２が後段インハータとして働き、入力端子１
３に入力する信号と同一信号を出力端子１４から出力す
るバッファ機能を発揮する。

【００２９】次に、第１の制御端子１５が低レベル電圧
のときは、第１の制御回路１１の出力電圧が高レベル電
圧となり、第２の制御回路１２の出力電圧が低レベル電
圧となる。このため、ＰＭＯＳトランジスタＭ１、ＮＭ
ＯＳトランジスタＭ２はともに遮断状態となり、出力端
子１４は高インピーダンスとなる。

【００３０】しかしこのとき、低しきい値電圧のトラン
ジスタで構成される第１、第２の制御回路１１、１２に
は大きなリーク電流が流れる。そこで、低消費電力特性
を必要とするスリープ（パワーダウン）状態時には、第
２の制御端子１６に高レベル電圧を、第３の制御端子１
７に低レベル電圧を入力させて、通常しきい値電圧のト
ランジスタＭ３、Ｍ４を遮断状態にして、第１、第２の
制御回路１１、１２のリーク電流を完全に遮断する。

【００３１】このようにトランジスタＭ３、Ｍ４を遮断
させることにより第１、第２の制御回路１１、１２はフ
ローティング状態となるが、これら第１、第２の制御回
路１１、１２内の低しきい値電圧のトランジスタのリー
ク電流によって、第１の制御回路１１の出力は高レベル
電圧に、第２の制御回路１２の出力は低レベル電圧とな
るため、それらの出力をゲートに入力するトランジスタ
Ｍ１、Ｍ２は遮断状態となる。

【００３２】このとき、トランジスタＭ２は通常しきい
値電圧のＮＭＯＳであるので、両トランジスタＭ１、Ｍ
２を通じて流れるリーク電流はこのトランジスタＭ２に
よってほぼ完全に遮断され、この結果、本バッファ回路
全体のリーク電流はほぼ完全に遮断される。

【００３３】また、本バッファ回路では、通常しきい値
電圧のトランジスタＭ３、Ｍ４のドレインに対して、大
きな電流の流れるトランジスタＭ１、Ｍ２は接続されて
いないため、そのトランジスタＭ３、Ｍ４における電圧
降下は少なくドレイン電圧の降下が小さいので、第１、
第２の制御回路１１、１２は低電圧電源でも高速動作す
る。

【００３４】また、トランジスタＭ１、Ｍ２の大きな電
流の流れる回路も、図１０で説明したＭＴ−ＣＭＯＳ回
路のような出力トランジスタＭ１、Ｍ２に直列接続され
るトランジスタがなく、電源端子１８、１９から直接電
流を供給できるため、大きな容量性負荷を高速で駆動で
きる。

【００３５】このように、第１の実施例のバッファ回路
が従来のＭＴ−ＣＭＯＳ技術と大きく異なるところは、
流れる電流の小さな第１、第２の制御回路１１、１２の
部分にＭＴ−ＣＭＯＳ技術を適用し、電流の大きな出力
部分に低しきい値電圧のＰＭＯＳトランジスタＭ１と通
常しきい値電圧のＮＭＯＳトランジスタＭ２を電源に直
接的に直列接続して構成し、低電圧電源での高速性と低
リーク性を同時に実現したことをである。

【００３６】図２は上記した第１の実施例のバッファ回
路の具体的な回路図である。第１の制御回路路１１は、
入力側から出力側にかけて縦続接続したナンドゲート１
１１およびインバータ１２２、１１３からなる。これら
のゲート１１１〜１１３の高電位側、低電位側は高電位
電源端子１８、低電位電源端子１９に接続されている。
ここでは、初段のナンドゲート１１１の一方の入力側に
入力端子１３が接続され、他方の入力側に第１の制御端
子１５が接続されている。

【００３７】また、第２制御回路１２は、入力側から出
力側にかけて縦続接続してインバータ１２１、ナンドゲ
ート１２２、およびインバータ１２３からなる。これら
のゲート１２１〜１２３の高電位側、低電位側は高電位
電源端子１８、低電位電源端子１９に接続されている。
ここでは、初段のインバータ１２１に入力端子１３が接
続され、中段のナンドゲート１２２の一方の入力側に第
１の制御端子１５が接続されている。

【００３８】図３は、本発明の第２の実施例のバッファ
回路を示すブロック図である。第１の実施例と異なると
ころは、低しきい値電圧のＰＭＯＳトランジスタＭ１の
ソースとゲートに通常しきい値電圧のＰＭＯＳトランジ
スタＭ５のソースとドレインを接続し、通常しきい値電
圧のＮＭＯＳトランジスタＭ２のソースとゲートに通常
しきい値電圧のＮＭＯＳトランジスタＭ６のソースとド
レインを接続し、そのトランジスタＭ５のゲートを第３
の制御端子１７に接続し、トランジスタＭ６のゲートを
第２の制御端子１６に接続した構成部分である。

【００３９】この実施例では、第２の制御端子１６を高
レベル電圧に、第３制御端子１７を低レベル電圧に設定
して、第１、第２の制御回路１１、１２をフローティン
グ状態にしたとき、その制御回路１１、１２内の低しき
い値電圧トランジスタのリーク電流に頼ることなく、ト
ランジスタＭ５によってトランジスタＭ１のゲートが高
レベル電圧に、トランジスタＭ６によってトランジスタ
Ｍ２のゲートが低レベル電圧に急速に確実に固定され
る。これによって、トランジスタＭ１、Ｍ２が確実に且
つ急速に遮断状態になる。図４にこの第２の実施例の具
体的回路図を示した。

【００４０】図５は第３の実施例のバッファ回路を示す
ブロック図である。この実施例は、図１に示した第１の
実施例のバッファ回路に、トランジスタＭ１、Ｍ２が遮
断状態になり、出力端子１４が高インピーダンスになっ
たときに、その出力端子１４を高レベル電圧又は低レベ
ル電圧に固定するための第３の制御回路２０を追加した
ものである。この実施例では、出力端子のフローティン
グが防止される。

【００４１】図６はこの第３の実施例のバッファ回路の
具体的回路図である。ここでは第３の制御回路２０とし
て、通常しきい値電圧のＰＭＯＳトランジスタＭ７を使
用している。このトランジスタＭ７はソースが高電位電
源端子１８に、ドレインが出力端子１４に接続され、ゲ
ートが第３の制御端子１７に接続されている。

【００４２】よって、この具体例では、トランジスタＭ
１、Ｍ２がともに遮断状態になるとき、トランジスタＭ
７が導通状態となり、出力端子１４が高レベル電圧に固
定される。

【００４３】図７は本発明の特性を説明するための図で
ある。横軸はバッファ回路の出力段のトランジスタ（Ｍ
１とＭ２、Ｍ１１とＭ１２、Ｍ１３とＭ１４等）のゲー
ト幅を基本ゲート幅で規格化した値、縦軸は１Ｖ電源で
負荷２０ｐＦのときのバッファ回路の遅延時間である。

【００４４】Ａは図８の従来回路のトランジスタＭ１
１、Ｍ１２をリーク電流は大きいけれど速度の速い低し
きい値電圧のトランジスタとしたときの特性、Ｂは同じ
図８の従来回路のトランジスタＭ１１、Ｍ１２にリーク
電流は小さいけれど速度の遅い通常しきい値電圧のトラ
ンジスタを使用したときの特性、Ｃは図１０のＭＴ−Ｃ
ＭＯＳ回路を用いたときの特性である。

【００４５】低しきい値電圧トランジスタを用いたＡの
特性に比べて通常しきい値電圧トランジスタを用いたＢ
の特性は遅延時間が大きくなっており、ＭＴ−ＣＭＯＳ
回路のＣの特性はそれよりも更に遅延時間が大きくなっ
ていることが分かる。

【００４６】これに対し、本発明の特性Ｄは、遅延時間
は低しきい値電圧のトランジスタを用いた場合とほぼ同
等である。しかも前述したようにスリープ時のリーク電
流は通常しきい値電圧のトランジスタを用いた場合と同
等にまで小さくなる。

【００４７】なお、以上の実施例において、通常しきい
値電圧（０．６〜０．７Ｖ）のＭＯＳトランジスタと低
しきい値電圧（０．２〜０．３Ｖ）のＭＯＳトランジス
タを用いたが、しきい値電圧はこれに限られるものでは
なく、低しきい値電圧のトランジスタと高しきい値電圧
のトランジスタとの組み合せを用いれば良い。

【００４８】また、以上の実施例において、第１、第２
の制御回路１１、１２は、第１の制御端子１５が高レベ
ル電圧のとき入力端子１３に入力する入力信号を反転し
た信号を出力するように構成したが、反転しない信号
（同一信号）を出力するように構成しても良い。この場
合は、バッファ回路は、反転バッファ回路となる。

【００４９】更に、上記実施例ではＣＭＯＳ段を低しき
い値電圧のＰＭＯＳトランジスタＭ１と高しきい値（通
常しきい値）電圧のＮＭＯＳトランジスタＭ２の組み合
で構成したが、高しきい値電圧のＰＭＯＳトランジスタ
と低しきい値電圧のＮＭＯＳトランジスタとの組み合せ
とすることもできる。

【００５０】

【発明の効果】以上のように、本発明のバッファ回路に
よれば、低電圧駆動で大きな容量性負荷を高速に駆動す
ることができ、かつスリープ時のリーク電流を大幅に削
減できるという利点がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のバッファ回路のブロ
ック図である。

【図２】 第１の実施例のバッファ回路の具体的回路図
である。

【図３】 本発明の第２の実施例のバッファ回路のブロ
ック図である。

【図４】 第２の実施例のバッファ回路の具体的回路図
である。

【図５】 本発明の第３の実施例のバッファ回路のブロ
ック図である。

【図６】 第３の実施例のバッファ回路の具体的回路図
である。

【図７】 バッファ回路の遅延時間特性図である。

【図８】 従来のバッファ回路のブロック図である。

【図９】 従来のバッファ回路の具体的回路図である。

【図１０】 ＭＴ−ＣＭＯＳ技術の採用した従来のバッ
ファ回路のブロック図である。

【符号の説明】

１１：第１の制御回路、１２：第２の制御回路、１３：
入力端子、１４：出力端子、１５：第１の制御端子、１
６：第２の制御端子、１７：第３の制御端子、１８：高
電位（Ｖdd）電源端子、１９：低電位（ＧＮＤ）電源端
子、２０：第３の制御回路、Ｍ１：低しきい値電圧のＰ
ＭＯＳトランジスタ、Ｍ２：通常しきい値電圧のＮＭＯ
Ｓトランジスタ、Ｍ３：通常しきい値電圧のＰＭＯＳト
ランジスタ、Ｍ４：通常しきい値電圧のＮＭＯＳトラン
ジスタ、Ｍ５：通常しきい値電圧のＰＭＯＳトランジス
タ、Ｍ６：通常しきい値電圧のＮＭＯＳトランジスタ、
Ｍ７：通常しきい値電圧のＰＭＯＳトランジスタ、Ｍ１
１：通常しきい値電圧のＰＭＯＳトランジスタ、Ｍ１
２：通常しきい値電圧のＮＭＯＳトランジスタ、Ｍ１
３：低しきい値電圧のＰＭＯＳトランジスタ、Ｍ１４：
低しきい値電圧のＮＭＯＳトランジスタ、Ｍ１５：通常
しきい値電圧のＰＭＯＳトランジスタ、Ｍ１６：通常し
きい値電圧のＮＭＯＳトランジスタ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】入力端子および第１の制御端子が第１およ
   び第２の入力側に個々に接続され高電位電源側が高電位
   電源端子に接続された第１の制御回路と、 上記入力端子および上記第１の制御端子が第１および第
   ２の入力側に個々に接続され低電位電源側が低電位電源
   端子に接続された第２の制御回路と、 ゲートが上記第１の制御回路の出力側に接続されソース
   が上記高電位電源端子に接続されドレインが出力端子に
   接続された第１のＰＭＯＳトランジスタと、 ゲートが上記第２の制御回路の出力側に接続されソース
   が上記低電位電源端子に接続されドレインが上記出力端
   子に接続された第１のＮＭＯＳトランジスタと、 ゲートが第２の制御端子に接続されソースが上記高電位
   電源端子に接続されドレインが上記第２の制御回路の高
   電位電源側に接続された第２のＰＭＯＳトランジスタ
   と、 ゲートが第３の制御端子に接続されソースが上記低電位
   電源端子に接続されドレインが上記第１の制御回路の低
   電位電源側に接続された第２のＮＭＯＳトランジスタと
   からなり、 上記第１のＰＭＯＳトランジスタおよび上記第１のＮＭ
   ＯＳトランジスタの一方を高しきい値電圧のトランジス
   タとし、他方を低しきい値電圧のトランジスタとし、 上記第２のＰＭＯＳトランジスタおよび上記第２のＮＭ
   ＯＳトランジスタのしきい値を上記高しきい値のトラン
   ジスタとし、 上記第１および第２の制御回路を上記低しきい値のトラ
   ンジスタで構成し、 上記第１の制御端子の信号が一方の論理状態のとき、上
   記第１および第２の制御回路が上記入力端子の論理状態
   と同一又はそれを反転した信号を出力して、上記第１の
   ＰＭＯＳトランジスタおよび上記第１のＮＭＯＳトラン
   ジスタの一方を導通させるとともに、他方を遮断させ、 上記第１の制御端子が他方の論理状態のとき、上記第１
   の制御回路の出力により上記第１のＰＭＯＳトランジス
   タを遮断させ、上記第２の制御回路の出力により上記第
   １のＮＭＯＳトランジスタを遮断させ、 上記第２および第３の制御端子の論理状態により上記第
   ２のＰＭＯＳトランジスタおよび上記第２のＮＭＯＳト
   ランジスタを同時に導通又は遮断させることを特徴とす
   るバッファ回路。
2. 【請求項２】ゲートが上記第３の制御端子に接続され、
   ソースが上記高電位電源端子に接続され、ドレインが上
   記第１のＰＭＯＳトランジスタのゲートに接続された第
   ３のＰＭＯＳトランジスタと、 ゲートが上記第２の制御端子に接続され、ソースが上記
   低電位電源端子に接続され、ドレインが上記第１のＮＭ
   ＯＳトランジスタのゲートに接続された第３のＮＭＯＳ
   トランジスタとを具備し、 上記第３のＰＭＯＳトランジスタと上記第３のＮＭＯＳ
   トランジスタを上記高しきい値電圧のトランジスタとし
   たことを特徴とする請求項１に記載のバッファ回路。
3. 【請求項３】上記出力端子と上記高電位電源端子または
   上記低電位電源端子との間に接続され、且つ上記第２又
   は第３の制御端子により制御される第３の制御回路を具
   備し、該第３の制御回路が、上記第２のＰＭＯＳトラン
   ジスタおよび上記第２のＮＭＯＳトランジスタが同時に
   遮断するときに導通して上記出力端子を一方の論理状態
   に固定することを特徴とする請求項１又は２に記載のバ
   ッファ回路。