KR20000017655A - 링 발진기 및 지연 회로 - Google Patents

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Abstract

반도체 디바이스의 발진 회로 또는 지연 회로를 실현하는데 사용되는 MOSFET 에서, 발진 주기 또는 지연 시간에 영향을 주는 회로의 일부에 사용되는 MOSFET P12 (N12) 는 로우 임계전압형 MOSFET 이다.

Description

링 발진기 및 지연 회로{RING OSCILLATOR AND DELAY CIRCUIT}
본 발명은 로우 임계전압 MOSFET 를 포함하는 반도체 집적 회로에 관한 것으로서, 보다 상세하게는 링 발진기 및 지연 회로에 관한 것이다.
우선, 도 6 내지 도 10 을 참조하여 인버터 회로의 DC 동작이 설명될 것이다.
설명하기위해서, 전원 전압 (이후 VCC 로 칭함) 은 3 볼트로 하며, MOSFET 의 임계값은, 이전부터 사용되는 특정값으로, 실온에서 NMOS 디바이스용으로 0.7 볼트 (이후 VTN 으로 칭함) 이며, 실온에서 PMOS 디바이스용으로 -0.7 볼트 (이후 VTP 로 칭함) 이다.
우선, 입력 전압이 VCC - |VTP| 이상인 경우를 고려해본다. 이 경우에, PMOS 디바이스에 있어서, 게이트와 소스간의 전위차가 |VTP| 미만이므로, PMOS 디바이스는 전도성이 없고, NMOS 디바이스에 있어서, 게이트와 소스간의 전위차가 |VTN| 초과이므로, 출력 전압은 접지 레벨에 있다.
다음으로, 입력 전압이 VCC - |VTP| - |α| 인 경우를 고려해본다. PMOS 디바이스에 있어서, 게이트와 소스간의 전위차는 α만큼 |VTP| 초과이므로, PMOS 디바이스는 전도성이 있고, NMOS 디바이스에 있어서, 게이트와 소스간의 전위차는 |VTN| 초과이므로, NMOS 디바이스는 전도성이 있다. 그러나, PMOS 디바이스의 gm 〈〈 NMOS 디바이스의 gm 이므로, 출력 전압은 접지 레벨 근처에 있다는 것에 주의해야한다.
다음으로, 입력 전압이 GND + |VTN| + |α| 인 경우를 고려해본다. PMOS 디바이스에 있어서, 게이트와 소스간의 전위차는 |VTP| 초과이므로, PMOS 디바이스는 전도성이 있다. NMOS 디바이스에 있어서, 게이트와 소스간의 전위차는 α만큼 |VTN| 초과이므로, NMOS 디바이스는 전도성이 있다. 그러나, PMOS 디바이스의 gm 〈〈 NMOS 디바이스의 gm 이므로, 출력 전압은 VCC 근처에 있다는 것에 주의해야한다.
다음으로, 입력 전압이 GND + |VTN| 인 경우를 고려해본다. 이 경우에, PMOS 디바이스에 있어서, 게이트와 소스간의 전위차는 |VTP| 초과이므로, PMOS 디바이스는 전도성이 있다. NMOS 디바이스에 있어서, 게이트와 소스간의 전위차는 |VTN| 미만이므로, NMOS 디바이스는 전도성이 없다. 따라서, 출력전압은 VCC 이다.
인버터 동작의 상기 설명은 전원 전압 (VCC) 이 3볼트인 것을 가정한 것이다.
인버터 동작의 상기 설명에서 명백하듯이, 인버터가 동작하기 위해서는, VCC 가 |VTN| + |VTP| + α초과일 필요하다. 예를 들어, 상기 예를 사용하면, VCC 는 |1.4| 볼트 + α일 것이다.
다음으로, 전원 전압이 로우인 경우를 고려해본다. 도 9 는 보다 낮은 동작 한계이하인 VCC 에서의 동작을 도시하는 도이다.
MOSFET 임계전압이 상기보다 낮은 값으로 디바이스가 설계된다면, VCC 동작 마진은 커진다. 그러나, 반도체 디바이스가 대기 상태에 있을 때 전류 소모 특성이 악화되는 문제점이 있다.
상기 설명이 인버터 회로에 대하여 설명되었지만, NAND 회로 및 NOR 회로와 같은 다른 논리 게이트 회로의 특성은 인버터 회로와 대략 동일하다.
발진 회로 또는 지연 회로는 반도체 디바이스내의 또다른 회로에 적절한 임의 시간 지연을 갖는 신호를 제공하는데 사용된다. 도 11 은 종래의 발진 회로를 도시하고, 도 12 는 종래의 지연 회로를 도시한다.
다음으로, 도 11 의 발진 회로의 구성 및 동작이 설명될 것이다.
NMOS 트랜지스터 (N5, N4, N11, N21, 및 N31) 는 전류 미러 회로를 형성하고, PMOS 트랜지스터 (P4, P11, P21, 및 P31) 는 또다른 전류 미러 회로를 형성한다. 인버터 링은, 도 11 에 도시된 바와같이, 트랜지스터 (P11, P12, N12, N11, P21, P22, N22, N21, P31, P32, N32, N31) 에 의해 형성된다.
트랜지스터 (P11, P21, P31, N11, N21, N31), 및 트랜지스터 (P4, P5) 는 동작시 정전류 소자 역할을 하고, 대기 상태일 때 전류 차단 소자 역할을 한다. 이 회로의 활성화 신호는 TSTB 및 보수인 BSTB 이며, 상기 회로의 출력 단자는 OUT 이다.
회로가 동작을 시작할 때, 활성화 신호 (TSTB, BSTB) 각각에 하이 레벨 및 로우 레벨이 인가된다. 정전류는 전류 미러 연결로서 저항 (R1) 및 트랜지스터 (N5) 에 의해 발생하며, 인버터 링에 반사된다. 인버터 링은 상기 정전류 회로에 의해 제한되는 동작 전류 범위내에서 발진하도록 동작한다. 도 13 은 상기 회로의 타이밍을 도시하고, 도 14 는 VCC 에서의 발진 주기 (TOSC) 의 의존성을 도시한다.
VCC 에서 정전류에 의해 제어되는 인버터 링의 발진 주기 (TOSC) 의 의존성은 , 발진 주기 (TOSC) 가 VCC 의 증감에 따라 증감한다는 것이다.
발진 주기 (TOSC) 의 VCC 의존성은 실질적으로 선형이지만, VCCMIN 영역의 직선으로부터 오프셋되며, 도 14 에 도시된 바와 같은 고정값에 접근하는 특성을 나타낸다.
다음으로, 도 12 의 지연 회로가 설명될 것이다. 상기 회로는 도 11 발진 회로와 대략 동일하다. 동작이 시작될 때, 로우 레벨 및 하이 레벨이 활성화 신호 (TSTB, BSTB) 에 각각 인가된다. 정전류는 전류 미러 연결로서 저항 (R1) 및 트랜지스터 (N5) 에 의해 발생하며, 인버터 체인에 반사된다. 인버터 체인은 상기 정전류 회로에 의해 제한되는 동작 전류 범위내에서 스위칭 동작을 수행하도록 동작한다.
도 15 는 상기 회로의 타이밍 도이고, 도 16 은 상기 회로의 지연 시간 (TD) 의 VCC 에서의 의존성을 도시한다.
정전류에 의해 제어되는 인버터 체인의 지연 시간의 VCC 의존성은 , 지연 시간이 VCC 의 증감에 따라 증감한다는 것이다. 지연 시간 (TD) 의 VCC 의존성은 실질적으로 선형이지만, VCCMIN 영역의 직선으로부터 오프셋되며, 도 16 에 도시된 바와 같은 고정값에 접근하는 특성을 나타낸다.
상기 VCC 의존성을 갖는 발진 회로 및 지연 회로의 문제점은 회로 특성을 잃는다는 것이다. 발진 회로 또는 지연 회로는 반도체 디바이스내의 또다른 회로에 적절한 임의 시간 지연을 갖는 신호를 제공하는데 사용된다. 그러나, 상기한 바와같이, VCCMIN 영역내의 VCC 에서, 적절한 타이밍을 갖는 신호를 또다른 회로에 제공하는 것은 불가능하며, 이로 인해 VCCMIN 영역내의 VCC 값에서 전체 반도체 디바이스 특성이 급속히 악화된다.
일본 특개평 (KOKAI) 제 4-346515 호에는 전력 소모를 줄이는 로우 임계전압형 MOSFET 를 갖는 BiCMOS NAND 회로가 설명된다. 그러나, 상기 회로는 문제점과 구성이라는 면에서 본 발명과 상이하다.
따라서, 본 발명의 목적은, 반도체 디바이스의 구동 전압이 로우일 때 특별히 로우 특성을 나타내지 않는 새로운 링 발진기 및 지연 회로를 제공함으로써, 종래 기술의 단점을 개선하는 것이다.
상기 목적을 달성하기위해, 본 발명은 기본적인 기술 구성을 이용한다.
특히, 본 발명에 따른 링 발진기의 제 1 태양은, 서로 연결되어 링같은 구성을 형성하는 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되는 복수의 인버터로 구성되며, 상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 p 채널 MOSFET 는 전압원과 상기 제 1 p 채널 MOSFET 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 n 채널 MOSFET 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET 보다 낮은 레벨에서 설정된다는 것이다.
본 발명에 따른 링 발진기의 제 2 태양은, 서로 연결되어 링같은 구성을 형성하는 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되는 복수의 인버터로 구성되며, 상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 p 채널 MOSFET 는 전압원과 상기 제 1 p 채널 MOSFET 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 p 채널 MOSFET 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨에서 설정된다는 것이다.
본 발명에 따른 링 발진기의 제 3 태양은, 서로 연결되어 링같은 구성을 형성하는 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되는 복수의 인버터로 구성되며, 상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 p 채널 MOSFET 는 전압원과 상기 제 1 p 채널 MOSFET 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 n 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 2 n 채널 MOSFET 의 임계전압 레벨은 상기 제 1 n 채널 MOSFET 과 대략 동일하게 설정된다는 것이다.
본 발명에 따른 링 발진기의 제 4 태양은, 서로 연결되어 링같은 구성을 형성하는 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되는 복수의 인버터로 구성되며, 상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 p 채널 MOSFET 는 전압원과 상기 제 1 p 채널 MOSFET 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 p 채널 MOSFET 및 상기 제 2 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 2 p 채널 MOSFET 의 임계전압 레벨은 상기 제 1 p 채널 MOSFET 과 대략 동일하게 설정된다는 것이다.
본 발명의 링 발진기의 제 5 태양은, 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되고 상기 순서로 높은 전압원으로부터 낮은 전압원으로 직렬로 연결된 복수의 인버터로 구성되며, 상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 상기 인버터를 형성하도록 서로 연결되며, 상기 인버터는 서로 연결되어 링같은 구성을 형성하고, 상기 제 1 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이며, 상기 제 1 n 채널 MOSFET 의 임계전압의 레벨은 상기 제 2 n 채널 MOSFET 보다 낮은 레벨로 설정되는 것이다.
본 발명의 링 발진기의 제 6 태양은, 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되고 상기 순서로 높은 전압원으로부터 낮은 전압원으로 직렬로 연결된 복수의 인버터로 구성되며, 상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 상기 인버터를 형성하도록 서로 연결되며, 상기 인버터는 서로 연결되어 링같은 구성을 형성하고, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이며, 상기 제 1 p 채널 MOSFET 의 임계전압의 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨로 설정되는 것이다.
본 발명에 따른 지연 회로의 제 1 태양은, 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 서로 직렬로 연결된 복수의 인버터로 구성되며, 상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET 는 상기 제 1 p 채널 MOSFET의 소스와 전압원간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 n 채널 MOSFET 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET 보다 낮은 레벨로 설정된다는 것이다.
본 발명에 따른 지연 회로의 제 2 태양은, 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 서로 직렬로 연결된 복수의 인버터로 구성되며, 상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET 는 상기 제 1 p 채널 MOSFET의 소스와 전압원간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 p 채널 MOSFET 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨로 설정된다는 것이다.
본 발명에 따른 지연 회로의 제 3 태양은, 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 서로 직렬로 연결된 복수의 인버터로 구성되며, 상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET 는 상기 제 1 p 채널 MOSFET의 소스와 전압원간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 n 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 2 n 채널 MOSFET 의 임계전압 레벨은 상기 제 1 n 채널 MOSFET 과 대략 동일한 레벨로 설정된다는 것이다.
본 발명에 따른 지연 회로의 제 4 태양은, 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 서로 직렬로 연결된 복수의 인버터로 구성되며, 상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET 는 상기 제 1 p 채널 MOSFET의 소스와 전압원간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 p 채널 MOSFET 및 상기 제 2 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 2 p 채널 MOSFET 의 임계전압 레벨은 상기 제 1 p 채널 MOSFET 과 대략 동일한 레벨로 설정된다는 것이다.
본 발명에 따른 지연 회로의 제 5 태양은, 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 상기 순서로 높은 전압원으로부터 낮은 전압원으로 서로 직렬로 연결된 복수의 인버터로 구성되며, 상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 상기 인버터를 형성하도록 서로 연결되며, 상기 인버터는 서로 직렬로 연결되고, 상기 제 1 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이며, 상기 제 1 n 채널 MOSFET 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET 보다 낮은 레벨로 설정된다는 것이다.
본 발명에 따른 지연 회로의 제 6 태양은, 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 상기 순서로 높은 전압원으로부터 낮은 전압원으로 서로 직렬로 연결된 복수의 인버터로 구성되며, 상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 상기 인버터를 형성하도록 서로 연결되며, 상기 인버터는 서로 직렬로 연결되고, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이며, 상기 제 1 p 채널 MOSFET 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨로 설정된다는 것이다.
본 발명에 따른 지연 회로 또는 발진 회로를 형성하는 MOSFET 에서, 각각 발진 주기 또는 지연 시간에 영향을 주는 회로의 일부는 로우 임계전압형 MOSFET 인 FET 를 포함한다.
상기 구성을 이용함으로써, 도 2 의 VCCMIN 영역내의 전원 전압 (VCC) 에서도, 반도체 디바이스내의 다른 회로에 임의 타이밍을 갖는 신호를 제공하는데 사용되는 회로 특성은 VCC 에서 선형 의존성을 유지할 수 있으며, 반도체 디바이스내의 다른 회로를 위한 임의 타이밍을 갖는 신호 발생을 가능하게 한다.
도 1 은 본 발명에 따른 링 발진기의 회로도.
도 2 는 도 1 회로의 발진 주기의 전원 전압 의존성을 도시하는 도.
도 3 은 본 발명에 따른 지연 회로의 회로도.
도 4 는 본 발명에 따른 링 발진기의 회로도.
도 5 는 본 발명에 따른 링 발진기의 다른 회로도.
도 6 은 종래 기술에 따른 인버터 회로의 회로도.
도 7 은 도 6 인버터 회로의 DC 특성을 도시하는 도.
도 8 은 도 6 인버터 회로의 DC 특성을 도시하는 도.
도 9 는 종래 기술에 따른 인버터의 전원 전압이 로우일 때의 상태를 도시하는 도.
도 10 은 회로의 동작 전원 전압 범위를 도시하는 도.
도 11 은 종래 기술에 따른 링 발진기의 회로도.
도 12 는 종래 기술에 따른 지연 회로의 회로도.
도 13 은 종래 기술에 따른 링 발진기의 타이밍 도.
도 14 는 종래 기술에 따른 링 발진기의 발진 주기의 전원전압 의존성을 도시하는 도.
도 15 는 종래 기술에 따른 지연 회로의 타이밍 도.
도 16 은 종래 기술에 따른 지연 회로의 지연 시간의 전원전압 의존성을 도시하는 도.
도면의 주요부분에 대한 부호설명
N4, N5, N6, N11, N12, N21, N22, N31, N32 NMOS 트랜지스터
P4, P6, P7, P11, P12, P21, P22, P31, P32 PMOS 트랜지스터
100, 200, 300 인버터
R1 저항
본 발명에 따른 링 발진기 및 지연 회로가 첨부된 도면과 함께 상세히 설명된다.
도 1 및 도 5 는 본 발명에 따른 링 발진기의 실시예를 도시한다. 상기 도는 p 채널 FET (P12, P22, P32) 및 n 채널 FET (N12, N22, N32) 에 의해 실현되는 인버터로 형성되는 링 발진기를 도시하며, n 채널 FET (N12, N22, N32) 는 로우 임계전압형 MOSFET 이다.
또한, 제 1 FET (N5) 및 제 2 FET (N11, N21, N31) 가 제공되며, 제 1 FET (N5) 및 제 2 FET (N11, N21, N31) 는 전류 미러 회로를 형성하고, 제 2 FET (N11, N21, N31) 는 인버터의 정전류 로드이며, 제 1 FET (N5) 및 제 2 FET (N11, N21, N31) 는 로우 임계전압형 MOSFET 이다.
본 발명은 아래에서 더 상세히 설명된다.
도 1 에 도시된 링 발진기의 회로 구성은 도 11 의 구성과 동일하기에 설명하지 않는다.
그러나, 본 발명의 링 발진기에서 인버터 링을 형성하는 트랜지스터중에서, 트랜지스터 (P12, N12, P22, N22, P32, N32) 는 회로의 다른 부분에 사용되는 MOSFET 보다 낮은 임계전압을 갖는 로우 임계전압형 MOSFET 이고, 구별하기위해 트랜지스터 부호 주위가 원으로 표시되어 있다는 것을 주의해야 한다.
상기 실시예에서, PMOS 트랜지스터 및 NMOS 트랜지스터는 로우 임계전압 MOSFET 이지만, PMOS 또는 NMOS 한 가지 형태로만 로우 임계전압형 MOSFET 를 갖는 것도 물론 가능하다.
상기와 같은 구성의 링 발진기에서, NMOS 트랜지스터용으로 0.3 볼트 (이하 VTN0 로 칭함) 로 그리고 PMOS 트랜지스터용으로 -0.3 볼트 (이하 VTP0 로 칭함) 로 설정된 로우 임계전압 MOSFET 의 임계값으로, 예를 들어, 인버터 회로의 DC 동작의 상기 설명에서 명백하듯이, 보다 낮은 전압 동작 한계 (이하 VCCMIN0 로 칭함) 가 다음과 같은 식으로 주어진다.
정전압에 의해 제어되는 인버터 링의 발진 주기 (TOSC) 의 전원 전압 (VCC) 의존성은 발진 주기 (TOSC) 가 VCC 의 증감에 따라 같이 증감한다는 것이다. 도 2 는 이러한 점을 나타내는 특성을 도시한다.
발진 주기 (TOSC) 의 전원 전압 (VCC) 의존성은 실질적으로 선형이며, VCCMIN0 영역내의 직선으로부터 오프셋되고, 종래 기술에서 고정값에 접근하는 특성을 나타낸다. 그러나, VCCMIN 영역에서, 전원 전압 (VCC) 에서 발진 주기 (TOSC) 의 의존성은 선형성을 유지한다.
따라서, 본 발명에 따라, VCCMIN 영역에서도, 적절한 임의 타이밍을 갖는 신호를 회로의 다른 부분에 제공하는 것이 가능하다. 따라서, VCCMIN 영역의 전원 전압 (VCC) 에서도, 적절한 임의 타이밍을 갖는 신호가 공급되고, 따라서 반도체 디바이스의 전체적인 열화가 없다.
도 4 는 본 발명의 변경을 도시한다. 회로 구성 및 동작은 도 1 과 유사하다. 이 예에서, 스위칭 트랜지스터 및 정전류 로드 트랜지스터의 위치는 반대로 된다.
도 5 는 본 발명의 또다른 변경을 도시한다. 이 회로에서, 전류 미러 회로를 형성하는 정전류 회로에서 로우 임계전압 MOSFET 가 또한 사용된다.
상기한 바와같이, 도 1 에 도시된 링 발진기는, 제 1 p 채널 MOSFET (P12) 및 제 1 n 채널 MOSFET (N12) 에 의해 각 인버터가 실현되고 서로 연결되어 링같은 구성을 형성하는 복수의 인버터 (100, 100, 100) 로 구성되며, 상기 각 인버터 (100) 에서, 상기 제 1 p 채널 MOSFET (P12) 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET (P11) 가 전압원 (VCC) 과 상기 제 1 p 채널 MOSFET (P12) 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET (N12) 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET (N11) 은 상기 제 1 n 채널 MOSFET (N12) 의 소스와 접지 (GND) 간에 제공되며, 상기 제 1 n 채널 MOSFET (N12) 는 로우 임계전압형 MOSFET 이고, 상기 제 1 n 채널 MOSFET (N12) 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET (N11) 보다 낮은 레벨에서 설정되는 것이다. 상기 제 1 p 채널 MOSFET (P12) 는 로우 임계전압형 MOSFET 이고, 상기 제 1 p 채널 MOSFET (P12) 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET (P11) 보다 낮은 레벨에서 설정된다.
도 5 에 도시된 링 발진기에서, 상기 제 1 n 채널 MOSFET (N12) 및 상기 제 2 n 채널 MOSFET (N11) 은 로우 임계전압형 MOSFET 이고, 상기 제 2 n 채널 MOSFET (N11) 의 임계전압 레벨은 상기 제 1 n 채널 MOSFET (N11) 과 대략 동일한 레벨로 설정된다.
도 4 에 도시된 링 발진기는, 각 인버터가 제 1 p 채널 MOSFET (P12), 제 2 p 채널 MOSFET (P11), 제 2 n 채널 MOSFET (N11), 및 제 1 n 채널 MOSFET (N12) 에 의해 실현되고 상기 순서로 높은 전압원 (VCC) 으로부터 낮은 전압원 (GND) 으로 서로 연결된 복수의 인버터 (200, 200, 200) 로 구성되며, 상기 제 2 p 채널 MOSFET (P11) 및 상기 제 2 n 채널 MOSFET (N11) 은 각각 상기 제 1 p 채널 MOSFET (P12) 및 상기 제 1 n 채널 MOSFET (N12) 의 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET (P12) 의 게이트 및 상기 제 1 n 채널 MOSFET (N12) 의 게이트는 상기 인버터 (200) 를 형성하도록 서로 연결되며, 상기 인버터 (200) 는 서로 연결되어 링같은 구성을 형성하고, 상기 제 1 n 채널 MOSFET (N12) 은 로우 임계전압형 MOSFET 이고, 상기 제 1 n 채널 MOSFET (N12) 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET (N11) 보다 낮은 레벨로 설정되는 것이다. 상기 제 1 p 채널 MOSFET (P12) 는 로우 임계전압형 MOSFET 이고, 상기 제 1 p 채널 MOSFET (P12) 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET (P11) 보다 낮은 레벨에서 설정된다.
도 3 은 지연 회로의 형태인 본 발명의 또다른 실시예를 도시한다. 상기 도는 p 채널 FET (P12, P22, P32) 및 n 채널 FET (N12, N2, N32) 에 의해 실현된 인버터로 구성되는 지연 회로를 도시한다. 이 회로에서, p 채널 FET (P12, P22, P32) 및 n 채널 FET (N12, N22, N32) 는 로우 임계전압형 MOSFET 이다.
회로 구성은 도 12 에 도시된 것과 유사하기에, 설명을 하지 않는다.
그러나, 인버터 체인을 형성하는 트랜지스터중에서, 트랜지스터 (P12, N12, P22, N22, P32, N32) 의 임계전압은 회로의 다른 부분에 사용되는 MOSFET 의 임계전압보다 낮으며, 이러한 로우 임계전압 MOSFET 는 구별되도록 트랜지스터 부호 주위가 원으로 표시되어 있다는 것을 주의해야 한다.
상기 실시예에서, PMOS 트랜지스터 및 NMOS 트랜지스터는 로우 임계전압 MOSFET 이지만, PMOS 또는 NMOS 한 가지 형태로만 로우 임계전압형 MOSFET 를 갖는 것도 물론 가능하다.
예를 들어, NMOS 트랜지스터 로우 임계전압 MOSFET 만을 위한 경우에서의 VCCMIN' 는 다음과 같은 식으로 주어진다.
물론, 도 4 및 도 5 에 도시된 바와같이 지연 회로를 구성하는 것도 가능하다.
상기한 바와같이, 도 3 에 도시된 본 발명의 지연 회로는, 제 1 p 채널 MOSFET (P12) 및 제 1 n 채널 MOSFET (N12) 에 의해 각 인버터가 실현되고 서로 직렬로 연결된 복수의 인버터 (300, 300, 300) 로 구성되며, 상기 각 인버터 (300) 에서, 상기 제 1 p 채널 MOSFET (P12) 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET (P11) 가 전압원 (VCC) 과 상기 제 1 p 채널 MOSFET (P12) 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET (N12) 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET (N11) 은 상기 제 1 n 채널 MOSFET (N12) 의 소스와 접지 (GND) 간에 제공되며, 상기 제 1 n 채널 MOSFET (N12) 는 로우 임계전압형 MOSFET 이고, 상기 제 1 n 채널 MOSFET (N12) 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET (N11) 보다 낮은 레벨에서 설정되는 것이다. 상기 제 1 p 채널 MOSFET (P12) 는 로우 임계전압형 MOSFET 이고, 상기 제 1 p 채널 MOSFET (P12) 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET (P11) 보다 낮은 레벨에서 설정된다.
본 발명의 지연 회로의 또다른 태양은, 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되고 상기 순서로 높은 전압원으로부터 낮은 전압원으로 서로 연결된 복수의 인버터로 구성되며, 상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 은 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 서로 연결되어 상기 인버터를 형성하며, 상기 인버터는 직렬로 연결되며, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 p 채널 MOSFET 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨에서 설정된다는 것이다.
본 발명의 지연 회로의 또다른 태양은, 상기 제 1 n 채널 MOSFET 이 로우 임계전압형 MOSFET 이고, 상기 제 1 n 채널 MOSFET 의 임계전압이 상기 제 2 n 채널 MOSFET 보다 낮은 레벨로 설정된다는 것이다.
본 발명의 지연 회로의 또다른 태양은, 상기 제 1 p 채널 MOSFET 가 로우 임계전압형 MOSFET 이라는 것이다.
본 발명의 지연 회로의 또다른 태양은, 상기 제 1 n 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 가 로우 임계전압형 MOSFET 이라는 것이다.
본 발명의 지연 회로의 또다른 태양은, 상기 제 1 p 채널 MOSFET 및 상기 제 2 p 채널 MOSFET 가 로우 임계전압형 MOSFET 이라는 것이다.
상기한 구성을 이용함으로써, 본 발명에 따른 링 발진기 또는 지연 회로는 많은 효과를 얻는다.
본 발명의 효과는, 반도체 디바이스의 보다 낮은 동작 전압 영역내에서, 즉, VCCMIN 영역내에서 반도체 디바이스의 성능을 향상시키는 것이 가능하다는 것이다.
또다른 효과로는, 대기 상태에서의 전류 소모 성능이 악화되지 않는다는 것이다.
그 이유는, 비교적 높은 임계전압을 갖는 MOSFET 를 비교적 낮은 임계전압을 갖는 MOSFET 와 결함하는 회로를 사용함으로써, 전류 소모를 줄이는 것이 가능하기 때문이다.
또한, 발진기 또는 지연 회로와 같은 회로내의 반도체 디바이스 특성에 큰 영향을 주는 회로의 일부에 비교적 낮은 임계전압을 갖는 MOSFET 의 사용을 제한함으로써, 반도체 디바이스 회로의 나머지 부분은, 비교적 높은 임계전압을 갖는 MOSFET 를 사용함으로써 대부분 실현되고, 그 결과 대기 상태에서 전체 반도체 디바이스의 전류 소모는 작게 된다.

Claims (12)

  1. 서로 연결되어 링같은 구성을 형성하며 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되는 복수의 인버터로 구성되며,
    상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 p 채널 MOSFET 는 전압원과 상기 제 1 p 채널 MOSFET 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 n 채널 MOSFET 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET 보다 낮은 레벨에서 설정되는 것을 특징으로 하는 링 발진기.
  2. 서로 연결되어 링같은 구성을 형성하며 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되는 복수의 인버터로 구성되며,
    상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 p 채널 MOSFET 는 전압원과 상기 제 1 p 채널 MOSFET 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 p 채널 MOSFET 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨에서 설정되는 것을 특징으로 하는 링 발진기.
  3. 서로 연결되어 링같은 구성을 형성하며 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되는 복수의 인버터로 구성되며,
    상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 p 채널 MOSFET 는 전압원과 상기 제 1 p 채널 MOSFET 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 n 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 2 n 채널 MOSFET 의 임계전압 레벨은 상기 제 1 n 채널 MOSFET 과 대략 동일하게 설정되는 것을 특징으로 하는 링 발진기.
  4. 서로 연결되어 링같은 구성을 형성하며 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되는 복수의 인버터로 구성되며,
    상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 p 채널 MOSFET 는 전압원과 상기 제 1 p 채널 MOSFET 의 소스간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드의 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 p 채널 MOSFET 및 상기 제 2 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 2 p 채널 MOSFET 의 임계전압 레벨은 상기 제 1 p 채널 MOSFET 과 대략 동일하게 설정되는 것을 특징으로 하는 링 발진기.
  5. 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되고 상기 순서로 높은 전압원으로부터 낮은 전압원으로 직렬로 연결된 복수의 인버터로 구성되며,
    상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 상기 인버터를 형성하도록 서로 연결되며, 상기 인버터는 서로 연결되어 링같은 구성을 형성하고, 상기 제 1 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이며, 상기 제 1 n 채널 MOSFET 의 임계전압의 레벨은 상기 제 2 n 채널 MOSFET 보다 낮은 레벨로 설정되는 것을 특징으로 하는 링 발진기.
  6. 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되고 상기 순서로 높은 전압원으로부터 낮은 전압원으로 직렬로 연결된 복수의 인버터로 구성되며,
    상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 상기 인버터를 형성하도록 서로 연결되며, 상기 인버터는 서로 연결되어 링같은 구성을 형성하고, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이며, 상기 제 1 p 채널 MOSFET 의 임계전압의 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨로 설정되는 것을 특징으로 하는 링 발진기.
  7. 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 서로 직렬로 연결된 복수의 인버터로 구성되며,
    상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET 는 상기 제 1 p 채널 MOSFET 의 소스와 전압원간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 n 채널 MOSFET 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET 보다 낮은 레벨로 설정되는 것을 특징으로 하는 지연 회로.
  8. 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 서로 직렬로 연결된 복수의 인버터로 구성되며,
    상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET 는 상기 제 1 p 채널 MOSFET 의 소스와 전압원간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 1 p 채널 MOSFET 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨로 설정되는 것을 특징으로 하는 지연 회로.
  9. 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 서로 직렬로 연결된 복수의 인버터로 구성되며,
    상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET 는 상기 제 1 p 채널 MOSFET 의 소스와 전압원간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 n 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 2 n 채널 MOSFET 의 임계전압 레벨은 상기 제 1 n 채널 MOSFET 과 대략 동일한 레벨로 설정되는 것을 특징으로 하는 지연 회로.
  10. 제 1 p 채널 MOSFET 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 서로 직렬로 연결된 복수의 인버터로 구성되며,
    상기 각 인버터에서, 상기 제 1 p 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 p 채널 MOSFET 는 상기 제 1 p 채널 MOSFET의 소스와 전압원간에 제공되고, 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하는 제 2 n 채널 MOSFET 는 상기 제 1 n 채널 MOSFET 의 소스와 접지간에 제공되며, 상기 제 1 p 채널 MOSFET 및 상기 제 2 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이고, 상기 제 2 p 채널 MOSFET 의 임계전압 레벨은 상기 제 1 p 채널 MOSFET 과 대략 동일한 레벨로 설정되는 것을 특징으로 하는 지연 회로.
  11. 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 상기 순서로 높은 전압원으로부터 낮은 전압원으로 서로 직렬로 연결된 복수의 인버터로 구성되며,
    상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 상기 인버터를 형성하도록 서로 연결되며, 상기 인버터는 서로 직렬로 연결되고, 상기 제 1 n 채널 MOSFET 는 로우 임계전압형 MOSFET 이며, 상기 제 1 n 채널 MOSFET 의 임계전압 레벨은 상기 제 2 n 채널 MOSFET 보다 낮은 레벨로 설정되는 것을 특징으로 하는 지연 회로.
  12. 제 1 p 채널 MOSFET, 제 2 p 채널 MOSFET, 제 2 n 채널 MOSFET, 및 제 1 n 채널 MOSFET 에 의해 각 인버터가 실현되며 상기 순서로 높은 전압원으로부터 낮은 전압원으로 서로 직렬로 연결된 복수의 인버터로 구성되며,
    상기 제 2 p 채널 MOSFET 및 상기 제 2 n 채널 MOSFET 는 각각 상기 제 1 p 채널 MOSFET 및 상기 제 1 n 채널 MOSFET 의 정전류 로드 역할을 하도록 정전류로 구동되고, 상기 제 1 p 채널 MOSFET 의 게이트 및 상기 제 1 n 채널 MOSFET 의 게이트는 상기 인버터를 형성하도록 서로 연결되며, 상기 인버터는 서로 직렬로 연결되고, 상기 제 1 p 채널 MOSFET 는 로우 임계전압형 MOSFET 이며, 상기 제 1 p 채널 MOSFET 의 임계전압 레벨은 상기 제 2 p 채널 MOSFET 보다 낮은 레벨로 설정되는 것을 특징으로 하는 지연 회로.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990714A (en) * 1996-12-26 1999-11-23 United Microelectronics Corporation Clock signal generating circuit using variable delay circuit
US6404252B1 (en) * 2000-07-31 2002-06-11 National Semiconductor Corporation No standby current consuming start up circuit
US6650161B2 (en) * 2000-12-28 2003-11-18 Intel Corporation Clock distribution network having regulated power supply
US6831494B1 (en) * 2003-05-16 2004-12-14 Transmeta Corporation Voltage compensated integrated circuits
US7656212B1 (en) 2004-06-08 2010-02-02 Robert Paul Masleid Configurable delay chain with switching control for tail delay elements
US7142018B2 (en) 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7635992B1 (en) 2004-06-08 2009-12-22 Robert Paul Masleid Configurable tapered delay chain with multiple sizes of delay elements
US7304503B2 (en) * 2004-06-08 2007-12-04 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability
US7173455B2 (en) 2004-06-08 2007-02-06 Transmeta Corporation Repeater circuit having different operating and reset voltage ranges, and methods thereof
US7336103B1 (en) 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7405597B1 (en) 2005-06-30 2008-07-29 Transmeta Corporation Advanced repeater with duty cycle adjustment
US7498846B1 (en) 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7071747B1 (en) 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
US7592842B2 (en) * 2004-12-23 2009-09-22 Robert Paul Masleid Configurable delay chain with stacked inverter delay elements
JP2006270945A (ja) * 2005-02-28 2006-10-05 Semiconductor Energy Lab Co Ltd 半導体装置及びそれを用いた電子機器
TWI400886B (zh) 2005-02-28 2013-07-01 Semiconductor Energy Lab 半導體裝置和使用該半導體裝置的電子設備
US7663408B2 (en) * 2005-06-30 2010-02-16 Robert Paul Masleid Scannable dynamic circuit latch
US20070013425A1 (en) * 2005-06-30 2007-01-18 Burr James B Lower minimum retention voltage storage elements
JP4905354B2 (ja) * 2005-09-20 2012-03-28 富士通株式会社 電源電圧調整装置
US7394681B1 (en) 2005-11-14 2008-07-01 Transmeta Corporation Column select multiplexer circuit for a domino random access memory array
US7642866B1 (en) 2005-12-30 2010-01-05 Robert Masleid Circuits, systems and methods relating to a dynamic dual domino ring oscillator
US7414485B1 (en) 2005-12-30 2008-08-19 Transmeta Corporation Circuits, systems and methods relating to dynamic ring oscillators
US7710153B1 (en) 2006-06-30 2010-05-04 Masleid Robert P Cross point switch
US7495466B1 (en) 2006-06-30 2009-02-24 Transmeta Corporation Triple latch flip flop system and method
JP4960807B2 (ja) * 2007-08-28 2012-06-27 セイコーインスツル株式会社 可変周波数発振回路
US8797106B2 (en) * 2012-03-28 2014-08-05 Micron Technology, Inc. Circuits, apparatuses, and methods for oscillators
EP4106191A1 (en) * 2021-06-15 2022-12-21 STMicroelectronics (ALPS) SAS Ring oscillator circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324712A (ja) * 1986-07-17 1988-02-02 Toshiba Corp Ｍｏｓ型半導体回路
US5132567A (en) * 1991-04-18 1992-07-21 International Business Machines Corporation Low threshold BiCMOS circuit
JPH06169237A (ja) * 1991-09-13 1994-06-14 Mitsubishi Electric Corp リングオシレータ回路
JP2631335B2 (ja) * 1991-11-26 1997-07-16 日本電信電話株式会社 論理回路
JPH07141865A (ja) * 1993-06-28 1995-06-02 Mitsubishi Electric Corp 発振回路および半導体記憶装置
JP3071612B2 (ja) * 1993-07-15 2000-07-31 日本電気株式会社 Ｃｍｏｓ型半導体集積回路
JPH07130174A (ja) * 1993-11-08 1995-05-19 Hitachi Ltd 半導体装置
JP3233321B2 (ja) * 1994-02-18 2001-11-26 日本電信電話株式会社 レベル変換回路
JP3250711B2 (ja) * 1994-06-28 2002-01-28 日本電信電話株式会社 低電圧ｓｏｉ型論理回路
JPH08130449A (ja) * 1994-11-01 1996-05-21 Mitsubishi Electric Corp 電圧制御型遅延回路およびそれを用いた内部クロック発生回路
JPH08162945A (ja) * 1994-12-06 1996-06-21 Nippon Telegr & Teleph Corp <Ntt> 論理ゲート
JP3463269B2 (ja) * 1995-04-21 2003-11-05 日本電信電話株式会社 Ｍｏｓｆｅｔ回路
JP3386661B2 (ja) * 1996-05-16 2003-03-17 日本電信電話株式会社 出力バッファ

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