JP3233321B2 - レベル変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異種電源のＬＳＩ間の
インターフェースをとるため等に使用されるレベル変換
回路に係り、特に乾電池電源駆動のＬＳＩと従来の３Ｖ
電源駆動或いは５Ｖ電源駆動のＬＳＩとの間のレベル変
換に好適なレベル変換回路に関するものである。

【０００２】

【従来の技術】従来のレベル変換回路としてラッチ回路
を用いた回路を図７に示す。この例として、例えば、M.
Matsui et.al., IEEE Journal of Solid-State Circuit
s, Vol.24, No.5, pp. 1226-1232, Oct. 1989 がある。

【０００３】図７において、４１は入力端子、４２は出
力端子である。４３は電源電圧がＶdd2 （＝３Ｖ）が供
給されるラッチ回路であって、ｐＭＯＳＦＥＴ（以下、
単に「ｐＭＯＳトランジスタ」と呼ぶ。）Ｍ４１、ｎＭ
ＯＳＦＥＴ（以下、単に「ｎＭＯＳトランジスタ」と呼
ぶ。）Ｍ４２のＣＭＯＳインバータと、ｐＭＯＳトラン
ジスタＭ４３、ｎＭＯＳトランジスタＭ４４のＣＭＯＳ
インバータとからなり、ｐＭＯＳトランジスタＭ４１、
Ｍ４３のゲートが相手側のドレインに接続されたクロス
カップルとなっている。

【０００４】４４はｐＭＯＳトランジスタＭ４５、ｎＭ
ＯＳトランジスタＭ４６からなるＣＭＯＳインバータで
電源電圧Ｖdd1 （＝１Ｖ）が供給される。４５はｐＭＯ
ＳトランジスタＭ４７、ｎＭＯＳトランジスタＭ４８か
らなるＣＭＯＳインバータで電源電圧Ｖdd2 が供給され
る。４６はｐＭＯＳトランジスタＭ４９、ｎＭＯＳトラ
ンジスタＭ５０からなるＣＭＯＳインバータでここにも
電源電圧Ｖdd2 が供給される。

【０００５】このレベル変換回路では、入力端子４１と
接地間に入力される１Ｖ振幅の入力信号と、その信号を
インバータ４４で反転した信号をラッチ回路４３のｎＭ
ＯＳトランジスタＭ４３、Ｍ４４のゲートに印加するこ
とにより、出力端子４２に３Ｖ振幅の出力電圧を発生さ
せている。特に、ここでは、ラッチ回路４３のｐＭＯＳ
トランジスタＭ４１、Ｍ４３のクロスカップルにより、
正帰還的動作が行なわれるようにして、出力の反転動作
を加速している。

【０００６】

【発明が解決しようとする課題】ところで、このレベル
変換回路では、入力信号振幅を１Ｖから３Ｖにレベル変
換するために、１Ｖの小振幅信号の相補信号が必要であ
り、単相の入力信号を反転するインバータ４４が必須と
なる。

【０００７】しかし、信号振幅１Ｖの相補信号を得るた
めに電源電圧をＶdd1 （＝１Ｖ）として使用しているも
のの、そこに使用するインバータ４４を３Ｖ駆動用の高
しきい値電圧（例えば０．６Ｖ）のＭＯＳトランジスタ
で構成すると、遅延時間が増大して高速動作が不可能に
なるという問題があり、逆に低しきい値電圧（例えば
０．２Ｖ）のＭＯＳトランジスタで構成すると、非動作
時のリーク電流や動作時の消費電力が増大して、そこに
乾電池を使用する場合にはその寿命が極端に小さくなる
という問題があった。

【０００８】本発明の目的は、高速でしかも低消費電力
で動作させ得るようにして上記した問題を解決し、乾電
池駆動のＬＳＩと従来の３Ｖや５Ｖ駆動のＬＳＩのイン
ターフェースとして好適となったレベル変換回路を提供
することである。

【０００９】

【課題を解決するための手段】上記した目的は、第１の
発明、すわなち、２以上のインバータからなり入力端子
の信号が入力する第１のインバータ群と、該第１のイン
バータ群で得られる相補出力を入力するラッチ回路と、
該ラッチ回路の出力を受け出力端子に信号を出力する１
個のインバータ又は前段の出力を後段の入力に接続した
２以上のインバータからなる第２のインバータ群とを具
備し、上記第１のインバータ群を、低しきい値電圧のＭ
ＯＳＦＥＴからなり高電位電源側を共通接続すると共に
低電位電源側を共通接続し且つ前段の出力を後段の入力
に接続した複数のＣＭＯＳインバータと、該複数のＣＭ
ＯＳインバータと直列接続した高しきい値電圧のＭＯＳ
ＦＥＴとから構成し、該高しきい値電圧のＭＯＳＦＥＴ
のゲートに非動作時の消費電流を削減するためのパワー
ダウン制御信号を接続し、上記ラッチ回路および上記第
２のインバータ群を、高しきい値電圧のＭＯＳＦＥＴで
構成し、上記第１のインバータ群に第１の電源電圧を供
給し、上記ラッチ回路および上記第２のインバータ群に
該第１の電源電圧よりも大きな第２の電源電圧を供給し
たレベル変換回路によって達成される。

【００１０】第１の発明において、上記第１のインバー
タ群を、低しきい値電圧のＭＯＳＦＥＴからなる第１の
ＣＭＯＳインバータおよび該第１のＣＭＯＳインバータ
の高位電源側に直列接続した高しきい値電圧の第１のＭ
ＯＳＦＥＴからなる第１のインバータと、低しきい値電
圧のＭＯＳＦＥＴからなる第２のＣＭＯＳインバータお
よび該第２のＣＭＯＳインバータの低位電源側に直列接
続した高しきい値電圧の第２のＭＯＳＦＥＴからなり上
記第１のインバータの出力が入力に接続される第２のイ
ンバータとを具備し、上記第１および第２のＭＯＳＦＥ
Ｔのゲートに非動作時の消費電流を削減するためのパワ
ーダウン制御信号を接続して構成したものに置換するこ
とができる。

【００１１】上記目的は、第２発明、すなわち、前段の
出力が後段の入力に接続されるようにｎ段接続した複数
のインバータを具備し、初段インバータを、低しきい値
電圧のＭＯＳＦＥＴからなる第１のＣＭＯＳインバータ
と第１のＭＯＳＦＥＴの直列接続で構成して、該第１の
ＭＯＳＦＥＴのドレインを疑似電源線に接続し、２段目
以降の第ｉ番目のインバータを、上記低しきい値電圧ま
たはそれより高いしきい値電圧のＭＯＳＦＥＴからなる
第ｉ番目のＣＭＯＳインバータと第ｉ番目のＭＯＳＦＥ
Ｔの直列接続で構成して、該第ｉ番目のＭＯＳＦＥＴの
ドレインを上記疑似電源線に接続するとともにソースを
第ｉ−１番目のＭＯＳＦＥＴのゲートに接続し、最終段
のインバータを、上記低しきい値電圧より高いしきい値
電圧のＭＯＳＦＥＴからなる第ｎ番目のＣＭＯＳインバ
ータと第ｎ番目のＭＯＳＦＥＴの直列接続で構成して、
該第ｎ番目のＭＯＳＦＥＴのソースを第１の電源に接続
し、ドレインを第ｎ−１番目のＭＯＳＦＥＴのゲートお
よび上記疑似電源線に接続し、ゲートを非動作時の消費
電流を削減するためのパワーダウン制御信号に接続した
ことを特徴とするレベル変換回路によっても達成され
る。

【００１２】

【作用】第１の発明では、入力信号が入力する第１のイ
ンバータ群の低しきい値電圧のＣＭＯＳインバータによ
って高速動作が行なわれる。しかもそのＣＭＯＳインバ
ータに直列接続した高しきい値電圧のＭＯＳＦＥＴによ
って非動作時のリーク電流が効果的に遮断され消費電力
が低減される。

【００１３】第２の発明では、第１の発明の作用に加え
て、動作時にＣＭＯＳインバータの動作電圧が徐々に高
くなり信号振幅が徐々に大きくなるので、動作時におい
ても消費電力を少なくできる。

【００１４】

【実施例】

［第１の実施例］以下、本発明の実施例について説明す
る。図１はその第１の実施例のレベル変換回路を示す図
である。１は入力端子、２は出力端子である。

【００１５】３はｐＭＯＳトランジスタＭ１、ｎＭＯＳ
トランジスタＭ２からなるＣＭＯＳインバータ、４もｐ
ＭＯＳトランジスタＭ３、ｎＭＯＳトランジスタＭ４か
らなるＣＭＯＳインバータであって、それらのトランジ
スタＭ１〜Ｍ４には低しきい値電圧（０．２Ｖ）のもの
が使用され、このため高速動作が可能となっている。上
記インバータ３、４は前段の出力が後段の入力に接続さ
れ（カスケード接続）ている。そして、ｐＭＯＳトラン
ジスタＭ１、Ｍ３のソース（高電位側）が共通接続さ
れ、ｎＭＯＳトランジスタＭ２、Ｍ４のソース（低電位
側）は接地に共通接続されている。

【００１６】ｐＭＯＳトランジスタＭ５は、ゲートに消
費電流削減のために非動作時にパワーダウン制御信号Ｃ
ＳＢが印加されるトランジスタであり、そのドレインに
ｐＭＯＳトランジスタＭ１、Ｍ３のソースが接続されて
いる。このトランジスタとしては、高しきい値電圧
（０．６Ｖ）のものが使用される。以上のインバータ
２、３とトランジスタＭ５により第１のインバータ群が
構成され、そこには電源電圧Ｖdd1 （＝１Ｖ）が供給さ
れている。

【００１７】５はクロスカップル型ラッチ回路であっ
て、ｐＭＯＳトランジスタＭ６、ｎＭＯＳトランジスタ
Ｍ７からなるＣＭＯＳインバータと、ｐＭＯＳトランジ
スタＭ８、ｎＭＯＳトランジスタＭ９からなるＣＭＯＳ
インバータとで構成され、ｐＭＯＳトランジスタＭ６、
Ｍ８がクロスカップルされ、それらトランジスタＭ６〜
Ｍ９には高しきい値電圧（０．６Ｖ）のものが使用され
ている。そしてこのラッチ回路５には電源電圧Ｖdd2
（＝３Ｖ）が供給されている。

【００１８】このラッチ回路５の両入力には、インバー
タ３の出力電圧（Ｖ１）とインバータ４の出力電圧（Ｖ
２）が印加する。つまり、このラッチ回路５には入力端
子１に入力する信号の相補信号（入力信号とそれを反転
した信号）が入力する。よって、このラッチ回路５にお
いて、インバータ３、４から入力する１Ｖ振幅の信号が
３Ｖ振幅の信号にレベル変換される。

【００１９】６はｐＭＯＳトランジスタＭ１０、ｎＭＯ
ＳトランジスタＭ１１からなるＣＭＯＳインバータで、
電源電圧Ｖdd2 が供給されている。７はｐＭＯＳトラン
ジスタＭ１２、ｎＭＯＳトランジスタＭ１３からなるＣ
ＭＯＳインバータで、電源電圧Ｖdd2 が供給されてい
る。これら両インバータ６、７は第２のインバータ群を
構成し、ラッチ回路５の出力側と出力端子２との間に前
段の出力を後段の入力に接続（カスケード接続）する構
成で接続されいる。ここで使用されるトランジスタＭ１
０〜Ｍ１３には高しきい値電圧（０．６Ｖ）のものが使
用される。このように、ここではインバータを２段接続
して、そのインバータ・サイズを徐々に大きくしていく
ことにより駆動力を高めているが、１段であってもよ
い。

【００２０】さて、この第１の実施例のレベル変換回路
の動作は次のように行なわれる。まず、動作時には、イ
ンバータ３、４に共通接続されるｐＭＯＳトランジスタ
Ｍ５が導通するため、インバータ３、４がＶdd1 （１
Ｖ）の電源電圧で高速に動作可能となる。このインバー
タ３、４で得られる相補信号（電圧Ｖ１、Ｖ２）は、ラ
ッチ回路５に入力し、ここで１Ｖ振幅から３Ｖ振幅にレ
ベル変換され、インバータ６、７で大きな駆動力の信号
となり、出力端子２には３Ｖ振幅の高速で大きな駆動力
の信号が得られるようになる。

【００２１】非動作時には、パワーダウン信号（ＣＳ
Ｂ）によりｐＭＯＳトランジスタＭ５が非導通状態にな
るため、インバータ３、４の出力（電圧Ｖ１、Ｖ２）は
その電圧値の大小関係を保ちながら減少していく。すな
わち、トランジスタＭ１〜Ｍ５にはリーク電流が流れる
が、そのリーク抵抗はトランジスタＭ５よりもトランジ
スタＭ１〜Ｍ４の方が小さくなるため、インバータ３、
４の出力（電圧Ｖ１、Ｖ２）がＶdd1 電圧側ではなく接
地電圧側に近づく方向に変化し、このときの変化はその
大小関係が保持されたまま行なわれる。このため、ラッ
チ回路５にはパワーダウン直前の情報が保持されるとと
もに、この情報がインバータ６、７を経由して出力端子
２まで伝達される。

【００２２】この非動作時における電源線は、インバー
タ３、４は高しきい値電圧のｐＭＯＳトランジスタＭ５
で、ラッチ回路５はそれを構成する高しきい値電圧のト
ランジスタで、インバータ６、７もそれを構成する高し
きい値電圧のトランジスタで各々遮断されるので、リー
ク電流による消費電流の増大を回避できる。

【００２３】図２は上記した第１の実施例のレベル変換
回路の特性を示す図であって、遅延時間（ｔpd）の電源
電圧（Ｖdd1 ）依存性を示したものである。高しきい値
電圧のＭＯＳトランジスタで構成したインバータを多段
使用する図７に示したような従来のレベル変換回路で
は、電源電圧が３Ｖから１Ｖに低下すると、遅延時間が
急激に増大するのに対して、第１の実施例のレベル変換
回路では、遅延時間の増大は小さく、特に１Ｖ電源では
従来の１／４に短縮できることがわかる。

【００２４】［第２の実施例］図３は第２の実施例のレ
ベル変換回路の回路図であり、第１の実施例の一部を改
変したものである。ここでは、インバータ３のｐＭＯＳ
トランジスタＭ１のソースをインバータ４のトランジス
タＭ３のソースから切り離して直接的に電源電圧Ｖdd1
に接続し、ｎＭＯＳトランジスタＭ２のソースを高しき
い値電圧のｎＭＯＳトランジスタＭ１４を介して接地に
接続したものである。ｎＭＯＳトランジスタＭ１４のゲ
ートには、パワーダウン制御信号ＣＳが印加される。

【００２５】この第２の実施例のレベル変換回路では、
非動作のために、パワーダウン制御信号ＣＳＢ、ＣＳが
印加することによって、ｎＭＯＳトランジスタＭ１４、
ｐＭＯＳトランジスタＭ５が非導通となる。このとき、
低しきい値電圧のトランジスタＭ１〜Ｍ４のリーク抵抗
は小さいが、高しきい値電圧のトランジスタＭ５、Ｍ１
４のリーク抵抗は大きいので、最終的にインバータ３の
出力電圧（Ｖ１）は高レベル（Ｖdd1 ＝１Ｖ）に、イン
バータ４の出力電圧（Ｖ２）は低レベル（接地電圧＝０
Ｖ）に固定される。

【００２６】この結果、ラッチ回路５の出力電圧および
出力端子２の出力電圧は、低レベル（０Ｖ）になる。つ
まり、このレベル変換回路では、上記した高速動作、低
リーク電流に加えて、非動作時の出力電圧を低レベルに
固定できるという優れた効果がある。

【００２７】なお、この第２の実施例では、インバータ
３側のトランジスタＭ１のソースと電源Ｖdd1 との間に
パワーダウン制御信号ＣＳＢをゲートに受ける高しきい
値電圧のｐＭＯＳトランジスタを直列接続し、インバー
タ４側のトランジスタＭ４のソースと接地との間にパワ
ーダウン制御信号ＣＳをゲートに受ける高しきい値電圧
のｎＭＯＳトランジスタを直列接続した構成としてもよ
い。このときは、上記と逆に、非動作時に電圧Ｖ１が０
Ｖに、電圧Ｖ２が１Ｖに固定される。

【００２８】［第３の実施例］図４は第３の実施例のレ
ベル変換回路の回路図である。１１は入力端子、１２は
出力端子である。ここでは、ｐＭＯＳトランジスタＭ１
５、ｎＭＯＳトランジスタＭ１６からなるＣＭＯＳイン
バータとこれに直列接続されるｎＭＯＳトランジスタＭ
１７とからインバータ１３を構成し、また、ｐＭＯＳト
ランジスタＭ１８、ｎＭＯＳトランジスタＭ１９からな
るＣＭＯＳインバータとこれに直列接続されるｎＭＯＳ
トランジスタＭ２０とからインバータ１４を構成し、ｐ
ＭＯＳトランジスタＭ２１、ｎＭＯＳトランジスタＭ２
２からなるＣＭＯＳインバータとｐＭＯＳトランジスタ
Ｍ２３とからインバータ１５を構成して、各ＣＭＯＳイ
ンバータを入力端子１１と出力端子１２との間におい
て、前段の出力が後段の入力に接続されるようにカスケ
ード接続している。

【００２９】そして、ｎＭＯＳトランジスタＭ２０のソ
ースを前段のｎＭＯＳトランジスタ１７のゲートにソー
スホロワ接続し、ｎＭＯＳトランジスタＭ１７、Ｍ２０
のドレイン、ｎＭＯＳトランジスタＭ２０のゲート、お
よびｐＭＯＳトランジスタＭ２１のソースは、ｐＭＯＳ
トランジスタＭ２３のドレイン（疑似電源）に接続して
いる。このｐＭＯＳトランジスタＭ２３のゲートにはパ
ワーダウン制御信号ＣＳＢが、ソースには電源電圧Ｖdd
2 （＝３Ｖ）が印加される。

【００３０】以上において、初段のインバータ１３のト
ランジスタＭ１５、Ｍ１６としては低しきい値電圧のト
ランジスタが、他のトランジスタＭ１７〜Ｍ２３として
は高しきい値電圧のトランジスタが使用される。

【００３１】この第３の実施例のレベル変換回路の動作
は次のように行なわれる。まず動作時には、トランジス
タＭ２３が導通する。このとき、トランジスタＭ２０の
ソース電位（Ｖ４）は、電源電圧Ｖdd2 （３Ｖ）よりも
そのトランジスタＭ２０のしきい値電圧分（ソース側に
回路が接続されているので、はだかのしきい値電圧より
も若干大きくなる。）だけ降圧して、約２Ｖとなる。ま
た、トランジスタＭ１７のソース電位（Ｖ２）は、上記
電圧Ｖ４よりもさらにそのトランジスタＭ１７のしきい
値分だけ降圧して約１Ｖとなる。

【００３２】従って、インバータ１３のトランジスタＭ
１５のソース電圧（Ｖ３）は約１Ｖ、インバータ１４の
トランジスタＭ１８のソース電圧（Ｖ４）は約２Ｖ、イ
ンバータ１５のトランジスタＭ２１のソース電圧は約３
Ｖとなる。初段のインバータ１３のＣＭＯＳインバータ
のトランジスタＭ１５、Ｍ１６は低しきい値電圧である
ので電源電圧が１Ｖでも高速動作が可能であり、以上か
ら１Ｖから３Ｖへの高速なレベル変換が可能となる。

【００３３】以上の動作時の消費電力については、本レ
ベル変換回路が入力振幅（動作電圧）を徐々に大きくし
て行く回路であるため、図７に示した従来回路に対し
て、大幅な低減が可能となる。以下にその理由を説明す
る。

【００３４】動作周波数をｆ、電源電圧をＶdd2 、イン
バータ１３、１４、１５の出力容量を各々Ｃ１３、Ｃ１
４、Ｃ１５としたとき、消費電力Ｐ１は、 Ｐ１＝（Ｃ１３・１／３＋Ｃ１４・２／３＋Ｃ１５）Ｖdd2 ² ・ｆ （１） となる。インバータ１３、１４、１５のＣＭＯＳインバ
ータの信号振幅（電源電圧）が１Ｖ、２Ｖ、３Ｖと順次
大きくなっているので、終段のインバータ１５の容量Ｃ
１５に対して初段のインバータ１３の容量Ｃ１３には
「１／３」、中段のインバータ１４の容量Ｃ１４には
「２／３」の係数がつくため、式（１）のカッコ内がそ
のように表されている。

【００３５】ここで、出力容量をＣ１３≒Ｃ１４≒Ｃ１
５≒Ｃに近似すれば、この第３の実施例のレベル変換回
路の消費電力は、 Ｐ１＝２Ｃ・Ｖdd2 ² ・ｆ （２） となる。

【００３６】一方、図７に示した従来のレベル変換回路
の消費電力Ｐ２は、インバータ４４の出力容量をＣ４４
とし、ラッチ回路４３のトランジスタＭ４１、Ｍ４２側
の出力容量をＣ４３ａとし、Ｍ４３、Ｍ４４側の出力容
量をＣ４３ｂとし、インバータ４５の出力容量をＣ４５
とし、インバータ４６の出力容量をＣ４６とすると、 Ｐ２＝（Ｃ４４・１／３＋Ｃ４３ａ ＋Ｃ４３ｂ＋Ｃ４５＋Ｃ４６）Ｖdd2 ² ・ｆ （３） となる。インバータ４４の出力容量Ｃ４４は電源電圧Ｖ
dd1 （＝１Ｖ）であるため、その係数が「１／３」とな
っている。

【００３７】ここで、Ｃ４４≒Ｃ４３ａ≒Ｃ４３ｂ≒Ｃ
４５≒Ｃ４６＝Ｃと近似すれば、この従来のレベル変換
回路の消費電力Ｐ２は、 Ｐ２＝（４＋１／３）Ｃ・Ｖdd2 ² ・ｆ （４） となる。

【００３８】以上の式（２）と式（４）より、本実施例
のレベル変換回路は、従来回路に比べて動作時の消費電
力を１／２以下に低減できることが分かる。

【００３９】非動作時には、ｐＭＯＳトランジスタＭ２
３が非導通となるため、初段のインバータ１３に低しき
い値のＭＯＳトランジスタを使用しても、第１、第２の
実施例と同様に、リーク電流が増大することはない。

【００４０】図５はこの第３の実施例のレベル変換回路
の消費電流（μＡ）の動作周波数（ＭＨｚ）依存性を示
したものである。第３の実施例のレベル変換回路は、信
号振幅を徐々に大きくしている回路構成であるため、従
来例のレベル変換回路に比べて消費電流を減少できる。
特に、動作周波数が１０ＭＨｚの場合では、消費電流を
従来例のレベル変換回路に比べて１／２以下に低減でき
ることが分かる。

【００４１】［第４の実施例］図６は第４の実施例のレ
ベル変換回路の回路図である。このレベル変換回路は第
３の実施例のレベル変換回路の発展例である。ここで
は、ｐＭＯＳトランジスタＭ２４、ｎＭＯＳトランジス
タＭ２５からなるＣＭＯＳインバータとｎＭＯＳトラン
ジスタＭ２６とで第１段目のインバータ１６を、ｐＭＯ
ＳトランジスタＭ２７、ｎＭＯＳトランジスタＭ２８か
らなるＣＭＯＳインバータとｎＭＯＳトランジスタＭ２
９とで第２段目のインバータ１７を、ｐＭＯＳトランジ
スタＭ３０、ｎＭＯＳトランジスタＭ３１からなるＣＭ
ＯＳインバータとｎＭＯＳトランジスタＭ３２とで第３
段目のインバータ１８を、ｐＭＯＳトランジスタＭ３
３、ｎＭＯＳトランジスタＭ３４からなるＣＭＯＳイン
バータとｎＭＯＳトランジスタＭ３５とで第４段目のイ
ンバータ１９を、ｐＭＯＳトランジスタＭ３６、ｎＭＯ
ＳトランジスタＭ３７からなるＣＭＯＳインバータとｐ
ＭＯＳトランジスタＭ３８とで第５段目のインバータ２
０を各々構成している。これら１段目から５段目のイン
バータ１６〜２０は、前段の出力が後段の入力に接続さ
れるようカスケード接続されている。

【００４２】そして、ｎＭＯＳトランジスタＭ３５のソ
ースを前段のｎＭＯＳトランジスタ３２のゲートにソー
スホロワ接続し、ｎＭＯＳトランジスタＭ３２のソース
を前段のｎＭＯＳトランジスタ２９のゲートにソースホ
ロワ接続し、ｎＭＯＳトランジスタＭ２９のソースを前
段のｎＭＯＳトランジスタ２６のゲートにソースホロワ
接続し、ｎＭＯＳトランジスタＭ２６、Ｍ２９、Ｍ３
２、Ｍ３５のドレイン、ｎＭＯＳトランジスタＭ３５の
ゲート、およびｐＭＯＳトランジスタＭ３６のソース
を、ｐＭＯＳトランジスタＭ３８のドレイン（疑似電
源）に接続している。このｐＭＯＳトランジスタＭ３８
のゲートにはパワーダウン制御信号ＣＳＢが、ソースに
は電源電圧Ｖdd3 （＝５Ｖ）が印加される。

【００４３】ここでは、トランジスタＭ２４、Ｍ２５、
Ｍ２７、Ｍ２８に低しきい値電圧のトランジスタが使用
され、他のトランジスタＭ２６、Ｍ２９〜Ｍ３８には高
しきい値電圧のトランジスタが使用される。

【００４４】このレベル変換回路では、動作時におい
て、トランジスタＭ３５のソースに４Ｖが、トランジス
タＭ３２のソースに３Ｖが、トランジスタＭ２９のソー
スに２Ｖが、トランジスタＭ２６のソースに１Ｖが、各
々現れるので、入力端子１１に入力する入力信号が１Ｖ
振幅、２Ｖ振幅、３Ｖ振幅、４Ｖ振幅、５Ｖ振幅に順次
変換されて出力端子１２に現れる。作用効果は第３の実
施例のレベル変換回路の場合と同様である。

【００４５】なお、以上の第３、第４の実施例では、ソ
ースホロワ接続のｎＭＯＳトランジスタＭ１７、Ｍ２
０、Ｍ２６、Ｍ２９、Ｍ３２、Ｍ３５に高しきい値電圧
のトランジスタを使用したが、これらには電源電圧の設
定如何によっては低しきい値電圧のトランジスタを使用
することもできる。また、ここでは、低しきい値電圧の
例として０．２Ｖを、高しきい値の例として０．６Ｖを
示したが、これに限られるものではない。また、使用す
るトランジスタは低しきい値電圧のトランジスタと高し
きい値電圧のトランジスタの２種に限られるものではな
く、３種以上の異なったしきい値電圧のトランジスタを
使用することもできることはもちろんである。

【００４６】

【発明の効果】以上から第１の発明によれば、第１のイ
ンバータ群のＣＭＯＳインバータをラッチ回路や第２の
インバータ群のＣＭＯＳインバータのしきい値電圧より
も低い低しきい値電圧のＭＯＳＦＥＴで構成したので高
速動作が可能となり、またその低しきい値電圧のＭＯＳ
ＦＥＴには高しきい値電圧のＭＯＳＦＥＴを直列に接続
したので非動作時のリーク電流を効果的に遮断でき消費
電力を低減できる。すなわち第１の発明は、しきい値電
圧の異なるＭＯＳＦＥＴを使用し、低しきい値電圧のＭ
ＯＳＦＥＴで高速動作を実現し、高しきい値電圧のＭＯ
ＳＦＥＴで低消費電力を達成したものである。

【００４７】第２の発明よれば、第１の発明の効果に加
えて、前段の出力を後段の入力に接続した複数のＣＭＯ
Ｓインバータの電源電圧を徐々に高くして信号振幅を徐
々に大きくしていくので、非動作時ばかりか動作時にお
いても、消費電流を低減できるという利点がある。

【００４８】従って、乾電池電源駆動のＬＳＩと、３Ｖ
又は５Ｖ電源駆動のＬＳＩとの間のレベル変換回路とし
て極めて好適となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のレベル変換回路の回
路図である。

【図２】 第１の実施例のレベル変換回路の遅延時間の
電源電圧依存性を示す特性図である。

【図３】 本発明の第２の実施例のレベル変換回路の回
路図である。

【図４】 本発明の第３の実施例のレベル変換回路の回
路図である。

【図５】 第３の実施例のレベル変換回路の動作時の消
費電流の周波数依存性を示す特性図である。

【図６】 本発明の第４の実施例のレベル変換回路の回
路図である。

【図７】 従来のレベル変換回路の回路図である。

【符号の説明】

１：入力端子、２：出力端子、３、４：インバータ、
５：ラッチ回路、６、７：インバータ、ＣＳＢ、ＣＳ：
パワーダウン制御信号、１１：入力端子、１２：出力端
子、１３〜２０：インバータ、４１：入力端子、４２：
出力端子、４３：ラッチ回路、４４〜４６：インバー
タ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】２以上のインバータからなり入力端子の信
   号が入力する第１のインバータ群と、該第１のインバー
   タ群で得られる相補出力を入力するラッチ回路と、該ラ
   ッチ回路の出力を受け出力端子に信号を出力する１個の
   インバータ又は前段の出力を後段の入力に接続した２以
   上のインバータからなる第２のインバータ群とを具備
   し、 上記第１のインバータ群を、低しきい値電圧のＭＯＳＦ
   ＥＴからなり高電位電源側を共通接続すると共に低電位
   電源側を共通接続し且つ前段の出力を後段の入力に接続
   した複数のＣＭＯＳインバータと、該複数のＣＭＯＳイ
   ンバータと直列接続した高しきい値電圧のＭＯＳＦＥＴ
   とから構成し、該高しきい値電圧のＭＯＳＦＥＴのゲー
   トに非動作時の消費電流を削減するためのパワーダウン
   制御信号を接続し、 上記ラッチ回路および上記第２のインバータ群を、高し
   きい値電圧のＭＯＳＦＥＴで構成し、 上記第１のインバータ群に第１の電源電圧を供給し、上
   記ラッチ回路および上記第２のインバータ群に該第１の
   電源電圧よりも大きな第２の電源電圧を供給したことを
   特徴とするレベル変換回路。
2. 【請求項２】上記第１のインバータ群を、低しきい値電
   圧のＭＯＳＦＥＴからなる第１のＣＭＯＳインバータお
   よび該第１のＣＭＯＳインバータの高位電源側に直列接
   続した高しきい値電圧の第１のＭＯＳＦＥＴからなる第
   １のインバータと、低しきい値電圧のＭＯＳＦＥＴから
   なる第２のＣＭＯＳインバータおよび該第２のＣＭＯＳ
   インバータの低位電源側に直列接続した高しきい値電圧
   の第２のＭＯＳＦＥＴからなり上記第１のインバータの
   出力が入力に接続される第２のインバータとを具備し、
   上記第１および第２のＭＯＳＦＥＴのゲートに非動作時
   の消費電流を削減するためのパワーダウン制御信号を接
   続して構成したものに置換したことを特徴とする請求項
   １に記載のレベル変換回路。
3. 【請求項３】前段の出力が後段の入力に接続されるよう
   にｎ段接続した複数のインバータを具備し、 初段インバータを、低しきい値電圧のＭＯＳＦＥＴから
   なる第１のＣＭＯＳインバータと第１のＭＯＳＦＥＴの
   直列接続で構成して、該第１のＭＯＳＦＥＴのドレイン
   を疑似電源線に接続し、 ２段目以降の第ｉ番目のインバータを、上記低しきい値
   電圧またはそれより高いしきい値電圧のＭＯＳＦＥＴか
   らなる第ｉ番目のＣＭＯＳインバータと第ｉ番目のＭＯ
   ＳＦＥＴの直列接続で構成して、該第ｉ番目のＭＯＳＦ
   ＥＴのドレインを上記疑似電源線に接続するとともにソ
   ースを第ｉ−１番目のＭＯＳＦＥＴのゲートに接続し、 最終段のインバータを、上記低しきい値電圧より高いし
   きい値電圧のＭＯＳＦＥＴからなる第ｎ番目のＣＭＯＳ
   インバータと第ｎ番目のＭＯＳＦＥＴの直列接続で構成
   して、該第ｎ番目のＭＯＳＦＥＴのソースを第１の電源
   に接続し、ドレインを第ｎ−１番目のＭＯＳＦＥＴのゲ
   ートおよび上記疑似電源線に接続し、ゲートを非動作時
   の消費電流を削減するためのパワーダウン制御信号に接
   続したことを特徴とするレベル変換回路。