JPH05327467A - Ｔｔｌレベル入力バッファ回路 - Google Patents
Ｔｔｌレベル入力バッファ回路Info
- Publication number
- JPH05327467A JPH05327467A JP4148576A JP14857692A JPH05327467A JP H05327467 A JPH05327467 A JP H05327467A JP 4148576 A JP4148576 A JP 4148576A JP 14857692 A JP14857692 A JP 14857692A JP H05327467 A JPH05327467 A JP H05327467A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- output
- input buffer
- level
- level input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴの閾値のバラツキによる論理閾
値の変動を小さく抑える。 【構成】 ＰｃｈＭＯＳＦＥＴ２のソース電位をＮｃｈ
ＭＯＳＦＥＴ１によってＶTだけ降下させ、入力端子Ｉ
Ｎからの入力はＭＯＳＦＥＴ２に直列接続されたＮｃｈ
ＭＯＳＦＥＴ３のゲートに入力され、このＭＯＳＦＥＴ
２と３の接点部分の信号を論理振巾変換回路の入力と
し、この論理振巾変換回路から出力信号を出力する。
値の変動を小さく抑える。 【構成】 ＰｃｈＭＯＳＦＥＴ２のソース電位をＮｃｈ
ＭＯＳＦＥＴ１によってＶTだけ降下させ、入力端子Ｉ
Ｎからの入力はＭＯＳＦＥＴ２に直列接続されたＮｃｈ
ＭＯＳＦＥＴ３のゲートに入力され、このＭＯＳＦＥＴ
２と３の接点部分の信号を論理振巾変換回路の入力と
し、この論理振巾変換回路から出力信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＴＬレベル入力バッ
ファに関し、特に相補型ＭＯＳＦＥＴ集積回路に集積す
るためのＴＴＬレベル入力バッファに関する。
ファに関し、特に相補型ＭＯＳＦＥＴ集積回路に集積す
るためのＴＴＬレベル入力バッファに関する。
【０００２】
【従来の技術】従来、相補型ＭＯＳＦＥＴ（以下、ＣＭ
ＯＳという）集積回路に内蔵され、外部のＴＴＬレベル
の信号を入力する入力バッファには、図５に示すＣＭＯ
Ｓインバータが用いられてきた。３１は電源，３２は接
地，３３はＰチャンネル型ＭＯＳＦＥＴ，３４はＮチャ
ンネル型ＭＯＳＦＥＴである。
ＯＳという）集積回路に内蔵され、外部のＴＴＬレベル
の信号を入力する入力バッファには、図５に示すＣＭＯ
Ｓインバータが用いられてきた。３１は電源，３２は接
地，３３はＰチャンネル型ＭＯＳＦＥＴ，３４はＮチャ
ンネル型ＭＯＳＦＥＴである。
【０００３】このＣＭＯＳインバータの入出力特性を図
６に示す。このように出力が電源電圧（ＶDD）の１／２
となるときの入力電圧を、入力信号がハイレベルかロー
レベルかを判定している閾値という意味で論理閾値（以
下、ＶTHという）と呼ぶ。
６に示す。このように出力が電源電圧（ＶDD）の１／２
となるときの入力電圧を、入力信号がハイレベルかロー
レベルかを判定している閾値という意味で論理閾値（以
下、ＶTHという）と呼ぶ。
【０００４】通常、ＣＭＯＳインバータはＶTHが約１／
２ＶDDとなるように設定されている。一方、ＴＴＬレベ
ルとは、０．８Ｖ以下がローレベル、２．０Ｖ以上がハ
イレベルと、一般的に定められているので、ＶDD＝５Ｖ
の場合、ＣＭＯＳインバータのＶTHは、２．５Ｖ（＝１
／２ＶDD）から１．４Ｖ（＝（０．８＋２．０）／２）
に変えて使用している。
２ＶDDとなるように設定されている。一方、ＴＴＬレベ
ルとは、０．８Ｖ以下がローレベル、２．０Ｖ以上がハ
イレベルと、一般的に定められているので、ＶDD＝５Ｖ
の場合、ＣＭＯＳインバータのＶTHは、２．５Ｖ（＝１
／２ＶDD）から１．４Ｖ（＝（０．８＋２．０）／２）
に変えて使用している。
【０００５】この方法は、ＣＭＯＳインバータのＰチャ
ンネル型ＭＯＳＦＥＴ（以下、ＰｃｈＭＯＳＴという）
とＮチャンネル型ＭＯＳＦＥＴ（以下、ＮｃｈＭＯＳＴ
という）のチャンネル巾，チャンネル長を変化させるの
が一般的である。
ンネル型ＭＯＳＦＥＴ（以下、ＰｃｈＭＯＳＴという）
とＮチャンネル型ＭＯＳＦＥＴ（以下、ＮｃｈＭＯＳＴ
という）のチャンネル巾，チャンネル長を変化させるの
が一般的である。
【０００６】図７に実際の例として、チャンネル長はＰ
ｃｈＭＯＳＴ，ＮｃｈＭＯＳＴともに、２μで、Ｐｃｈ
ＭＯＳＴのチャンネル巾が２０μ固定のとき、ＮｃｈＭ
ＯＳＴのチャンネル巾を変化させた時のＶTHを示す。こ
の例では、ＮｃｈＭＯＳＴのチャンネル巾を８５μにす
ることによって、ＶTHを１．４Ｖにできることがわか
る。
ｃｈＭＯＳＴ，ＮｃｈＭＯＳＴともに、２μで、Ｐｃｈ
ＭＯＳＴのチャンネル巾が２０μ固定のとき、ＮｃｈＭ
ＯＳＴのチャンネル巾を変化させた時のＶTHを示す。こ
の例では、ＮｃｈＭＯＳＴのチャンネル巾を８５μにす
ることによって、ＶTHを１．４Ｖにできることがわか
る。
【０００７】
【発明が解決しようとする課題】この従来のＴＴＬレベ
ル入力バッファにおいては、そのＶTHは、インバータを
構成するＰｃｈ，ＮｃｈＭＯＳＦＥＴの閾値（それぞれ
ＶTP，ＶTNという）の影響を大きく受ける。図８は、Ｖ
THのＶTP，ＶTN依存性を示したものである。
ル入力バッファにおいては、そのＶTHは、インバータを
構成するＰｃｈ，ＮｃｈＭＯＳＦＥＴの閾値（それぞれ
ＶTP，ＶTNという）の影響を大きく受ける。図８は、Ｖ
THのＶTP，ＶTN依存性を示したものである。
【０００８】ＶTP，ＶTNは、製造時にバラツキをもつ。
この例では、ＶTN＝０．７Ｖ±０．３Ｖ，ＶTP＝−０．
８Ｖ±０．３Ｖのバラツキを考えている。図８からわか
るように、ＶTHが最も高い時には、１．７１Ｖにもな
り、規格の２．０Ｖまで０．２９Ｖのノイズマージンし
かない。
この例では、ＶTN＝０．７Ｖ±０．３Ｖ，ＶTP＝−０．
８Ｖ±０．３Ｖのバラツキを考えている。図８からわか
るように、ＶTHが最も高い時には、１．７１Ｖにもな
り、規格の２．０Ｖまで０．２９Ｖのノイズマージンし
かない。
【０００９】また、ＶTHが最も低い時には１．１Ｖとな
り、規格の０．８Ｖまで０．３Ｖのノイズマージンとな
る。これは、入力信号に０．３Ｖのノイズがのるだけ
で、入力ハイレベルをローレベルに、又は入力ローレベ
ルをハイレベルに誤判定することになる。
り、規格の０．８Ｖまで０．３Ｖのノイズマージンとな
る。これは、入力信号に０．３Ｖのノイズがのるだけ
で、入力ハイレベルをローレベルに、又は入力ローレベ
ルをハイレベルに誤判定することになる。
【００１０】本発明の目的は、ＭＯＳＦＥＴの閾値のバ
ラツキによる論理閾値の変動を小さく抑えたＴＴＬレベ
ル入力バッファ回路を提供することにある。
ラツキによる論理閾値の変動を小さく抑えたＴＴＬレベ
ル入力バッファ回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＴＴＬレベル入力バッファ回路は、Ｃ
ＭＯＳインバータと、電圧降下用ＭＯＳＦＥＴとを有す
るＴＴＬレベル入力バッファ回路であって、ＣＭＯＳイ
ンバータは、２つの相補型ＭＯＳＦＥＴを対称形に接続
したものであり、電圧降下用ＭＯＳＦＥＴは、前記ＣＭ
ＯＳインバータと電源との間に直列接続し、前記ＣＭＯ
Ｓインバータの一の導電型ＭＯＳＦＥＴのソース電位
を、他の導電型ＭＯＳＦＥＴの閾値電圧分だけ電源電圧
から降下させるものである。
め、本発明に係るＴＴＬレベル入力バッファ回路は、Ｃ
ＭＯＳインバータと、電圧降下用ＭＯＳＦＥＴとを有す
るＴＴＬレベル入力バッファ回路であって、ＣＭＯＳイ
ンバータは、２つの相補型ＭＯＳＦＥＴを対称形に接続
したものであり、電圧降下用ＭＯＳＦＥＴは、前記ＣＭ
ＯＳインバータと電源との間に直列接続し、前記ＣＭＯ
Ｓインバータの一の導電型ＭＯＳＦＥＴのソース電位
を、他の導電型ＭＯＳＦＥＴの閾値電圧分だけ電源電圧
から降下させるものである。
【００１２】また、前記ＣＭＯＳインバータの出力側
に、論理振巾変換回路を有し、該論理振巾変換回路は、
直列接続した抵抗素子とＭＯＳＦＥＴとからなり、ＣＭ
ＯＳインバータの出力電圧を電源電位まで振巾変換する
ものである。
に、論理振巾変換回路を有し、該論理振巾変換回路は、
直列接続した抵抗素子とＭＯＳＦＥＴとからなり、ＣＭ
ＯＳインバータの出力電圧を電源電位まで振巾変換する
ものである。
【００１３】また、前記ＣＭＯＳインバータ及び電圧降
下用ＭＯＳＦＥＴの組を前後２段に配列して、相補する
信号を出力する構成とし、前記論理振巾変換回路は、相
補型ＭＯＳＦＥＴの組合せからなり、相補信号を出力す
るものである。
下用ＭＯＳＦＥＴの組を前後２段に配列して、相補する
信号を出力する構成とし、前記論理振巾変換回路は、相
補型ＭＯＳＦＥＴの組合せからなり、相補信号を出力す
るものである。
【００１４】
【作用】入力信号をゲート電極に接続した他方の導電型
のＭＯＳＦＥＴのソース電位を、一方の導電型のＭＯＳ
ＦＥＴの閾値電圧分だけ電源電圧から降下させることに
より、入力論理閾値のそれぞれのＭＯＳＦＥＴの製造上
のバラツキによる変動を小さく抑える。
のＭＯＳＦＥＴのソース電位を、一方の導電型のＭＯＳ
ＦＥＴの閾値電圧分だけ電源電圧から降下させることに
より、入力論理閾値のそれぞれのＭＯＳＦＥＴの製造上
のバラツキによる変動を小さく抑える。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】（実施例１）図１は、本発明の実施例１を
示す回路図である。
示す回路図である。
【００１７】図１において、電源６と接地７との間に３
つのＭＯＳＦＥＴ１，２，３が直列に接続され、ＭＯＳ
ＦＥＴ１のゲートは電源６に接続され、ＭＯＳＦＥＴ
２，３のゲート電極が入力端子ＩＮとなる。
つのＭＯＳＦＥＴ１，２，３が直列に接続され、ＭＯＳ
ＦＥＴ１のゲートは電源６に接続され、ＭＯＳＦＥＴ
２，３のゲート電極が入力端子ＩＮとなる。
【００１８】また、ＭＯＳＦＥＴ１，２，３の直列回路
の出力Ｂは、抵抗素子４と、ＭＯＳＦＥＴ５で構成され
た論理振巾変換回路（以下、レベルシフタという）に入
力されている。
の出力Ｂは、抵抗素子４と、ＭＯＳＦＥＴ５で構成され
た論理振巾変換回路（以下、レベルシフタという）に入
力されている。
【００１９】次に図２を用いて動作を説明する。図２
は、この動作を示すタイミングチャートである。
は、この動作を示すタイミングチャートである。
【００２０】入力端子ＩＮにＴＴＬハイレベルが入力さ
れると、出力Ｂはローレベルとなり、ＭＯＳＦＥＴ５は
オフするため、出力ＯＵＴはハイレベルとなる。
れると、出力Ｂはローレベルとなり、ＭＯＳＦＥＴ５は
オフするため、出力ＯＵＴはハイレベルとなる。
【００２１】入力端子ＩＮにＴＴＬローレベルが入力さ
れると、出力Ｂはハイレベルとなる。但し、出力Ｂのハ
イレベルの値は、出力ＡのレベルがＭＯＳＦＥＴ１によ
って電源電圧よりも閾値ＶTだけ降下されているため、
この電圧までしか上がらない。
れると、出力Ｂはハイレベルとなる。但し、出力Ｂのハ
イレベルの値は、出力ＡのレベルがＭＯＳＦＥＴ１によ
って電源電圧よりも閾値ＶTだけ降下されているため、
この電圧までしか上がらない。
【００２２】レベルシフタは、抵抗素子４の抵抗値を十
分大きく設定されているため、出力Ｂが十分電源電圧に
なっていなくても、出力ＯＵＴはローレベルとなる。
分大きく設定されているため、出力Ｂが十分電源電圧に
なっていなくても、出力ＯＵＴはローレベルとなる。
【００２３】このように、レベルシフタは、出力Ｂの電
圧振巾が小さくとも、接地−電源間の電圧までフル振巾
させる機能を果たす。
圧振巾が小さくとも、接地−電源間の電圧までフル振巾
させる機能を果たす。
【００２４】次に論理閾値（ＶTH）がＭＯＳＦＥＴの閾
値（ＶT）によって、どのように影響を受けるかを調べ
た結果を図３に示す。この図では、比較のため従来の特
性を一点鎖線で示してある。これからわかるようにノイ
ズマージンは、従来の０．２９Ｖ，０．３Ｖから０．４
Ｖ，０．４６Ｖと大きく向上している。
値（ＶT）によって、どのように影響を受けるかを調べ
た結果を図３に示す。この図では、比較のため従来の特
性を一点鎖線で示してある。これからわかるようにノイ
ズマージンは、従来の０．２９Ｖ，０．３Ｖから０．４
Ｖ，０．４６Ｖと大きく向上している。
【００２５】（実施例２）図４は、本発明の実施例２を
示す回路図である。
示す回路図である。
【００２６】本実施例においては、実施例１でのＭＯＳ
ＦＥＴ１，２，３からなる初段の回路を一段追加して二
段構成とし、入力端子ＩＮに対し、出力Ａ，Ｂという２
つの相補する信号を作り、ＭＯＳＦＥＴ８，９，１０，
１１からなる論理振巾変換回路（レベルシフタ）の２つ
の入力としたものである。
ＦＥＴ１，２，３からなる初段の回路を一段追加して二
段構成とし、入力端子ＩＮに対し、出力Ａ，Ｂという２
つの相補する信号を作り、ＭＯＳＦＥＴ８，９，１０，
１１からなる論理振巾変換回路（レベルシフタ）の２つ
の入力としたものである。
【００２７】本実施例における動作は、基本的に実施例
１と同一であるため説明は省くが、相違点のみを述べ
る。
１と同一であるため説明は省くが、相違点のみを述べ
る。
【００２８】本実施例では、相補する信号によって論理
振巾を変換するため消費電流は実施例１より、大幅に削
減される。
振巾を変換するため消費電流は実施例１より、大幅に削
減される。
【００２９】また、出力信号としてＯＵＴ及びＯＵＴ
（反転）の相補信号が得られるため、後段の回路で反転
信号を必要とする場合でも反転回路を必要としないとい
う利点がある。
（反転）の相補信号が得られるため、後段の回路で反転
信号を必要とする場合でも反転回路を必要としないとい
う利点がある。
【００３０】
【発明の効果】以上説明したように本発明は、入力信号
をゲート電極に接続した他方の導電型のＭＯＳＦＥＴの
ソース電位を、一方の導電型のＭＯＳＦＥＴの閾値電圧
分だけ電源電圧から降下させることによって、入力論理
閾値のそれぞれのＭＯＳＦＥＴの製造上のバラツキによ
る変動を小さく抑えることができる。
をゲート電極に接続した他方の導電型のＭＯＳＦＥＴの
ソース電位を、一方の導電型のＭＯＳＦＥＴの閾値電圧
分だけ電源電圧から降下させることによって、入力論理
閾値のそれぞれのＭＯＳＦＥＴの製造上のバラツキによ
る変動を小さく抑えることができる。
【図１】本発明の実施例１を示す回路図である。
【図２】本発明の実施例１の動作を示すタイミングチャ
ートである。
ートである。
【図３】本発明の実施例１における入力論理閾値を示す
図である。
図である。
【図４】本発明の実施例２を示す回路図である。
【図５】従来例のＴＴＬ入力バッファを示す回路図であ
る。
る。
【図６】従来のＴＴＬ入力バッファの入出力特性を示す
図である。
図である。
【図７】従来のＴＴＬ入力バッファのトランジスタの設
計巾に対する論理閾値を示す図である。
計巾に対する論理閾値を示す図である。
【図８】従来のＴＴＬ入力バッファの論理閾値のＶT依
存性を示す図である。
存性を示す図である。
１，３，５ ＮｃｈＭＯＳＦＥＴ ２ ＰｃｈＭＯＳＦＥＴ ４ 抵抗素子 ６ 電源 ７ 接地
Claims (3)
- 【請求項１】 ＣＭＯＳインバータと、電圧降下用ＭＯ
ＳＦＥＴとを有するＴＴＬレベル入力バッファ回路であ
って、 ＣＭＯＳインバータは、２つの相補型ＭＯＳＦＥＴを対
称形に接続したものであり、 電圧降下用ＭＯＳＦＥＴは、前記ＣＭＯＳインバータと
電源との間に直列接続し、前記ＣＭＯＳインバータの一
の導電型ＭＯＳＦＥＴのソース電位を、他の導電型ＭＯ
ＳＦＥＴの閾値電圧分だけ電源電圧から降下させるもの
であることを特徴とするＴＴＬレベル入力バッファ回
路。 - 【請求項２】 請求項１に記載のＴＴＬレベル入力バッ
ファ回路であって、 前記ＣＭＯＳインバータの出力側に、論理振巾変換回路
を有し、 該論理振巾変換回路は、直列接続した抵抗素子とＭＯＳ
ＦＥＴとからなり、ＣＭＯＳインバータの出力電圧を電
源電位まで振巾変換するものであることを特徴とするＴ
ＴＬレベル入力バッファ回路。 - 【請求項３】 請求項１及び２に記載のＴＴＬレベル入
力バッファ回路であって、 前記ＣＭＯＳインバータ及び電圧降下用ＭＯＳＦＥＴの
組を前後２段に配列して、相補する信号を出力する構成
とし、 前記論理振巾変換回路は、相補型ＭＯＳＦＥＴの組合せ
からなり、相補信号を出力するものであることを特徴と
するＴＴＬレベル入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148576A JPH05327467A (ja) | 1992-05-15 | 1992-05-15 | Ｔｔｌレベル入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148576A JPH05327467A (ja) | 1992-05-15 | 1992-05-15 | Ｔｔｌレベル入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327467A true JPH05327467A (ja) | 1993-12-10 |
Family
ID=15455837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148576A Pending JPH05327467A (ja) | 1992-05-15 | 1992-05-15 | Ｔｔｌレベル入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258929A (ja) * | 2009-04-28 | 2010-11-11 | Denso Corp | 入力インターフェイス回路 |
-
1992
- 1992-05-15 JP JP4148576A patent/JPH05327467A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258929A (ja) * | 2009-04-28 | 2010-11-11 | Denso Corp | 入力インターフェイス回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH035692B2 (ja) | ||
| US5013937A (en) | Complementary output circuit for logic circuit | |
| JPH06177744A (ja) | レベル変換回路 | |
| US6624678B1 (en) | Schmitt trigger device with disable | |
| JPH0677804A (ja) | 出力回路 | |
| JPH05327467A (ja) | Ｔｔｌレベル入力バッファ回路 | |
| US6445224B1 (en) | Reduced short current circuit | |
| JP3077664B2 (ja) | 入力回路 | |
| JPH05304464A (ja) | 入力バッファ回路 | |
| KR100299050B1 (ko) | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 | |
| JPH0677805A (ja) | 出力バッファ回路 | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JPH0529847A (ja) | 能動負荷回路及びそれを用いた差動増幅器 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPH0638227B2 (ja) | 比較論理回路 | |
| JPH06152381A (ja) | 入力回路 | |
| KR0113170Y1 (ko) | 씨모스 입력회로 | |
| JPS58196727A (ja) | 論理回路 | |
| JPH05145385A (ja) | Ｃｍｏｓ出力バツフア回路 | |
| JPH02105723A (ja) | レベル変換回路 | |
| JPH0774556A (ja) | 差動形ｃｍｏｓ論理回路 | |
| JPH05206831A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH08316822A (ja) | Ｃｍｏｓ論理回路 | |
| JPH0946212A (ja) | Ｃｍｏｓ回路 | |
| JPH07154218A (ja) | 信号波形整形回路 |