JPS58196727A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58196727A JPS58196727A JP57079368A JP7936882A JPS58196727A JP S58196727 A JPS58196727 A JP S58196727A JP 57079368 A JP57079368 A JP 57079368A JP 7936882 A JP7936882 A JP 7936882A JP S58196727 A JPS58196727 A JP S58196727A
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- JP
- Japan
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- channel
- fets
- field effect
- transistor
- transistors
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は論理回路に係り、特に動作時における消費電
力の低減化をはかった相補型電界効果トランジスタを用
い−ficM理回路に関するものである。
力の低減化をはかった相補型電界効果トランジスタを用
い−ficM理回路に関するものである。
相補型電界効果トランジスタを用いた論理回路(以下、
相補ff1MO8論理回路)Fiその消費電力が小さい
という特徴を生かして、電卓、電子式時計tはじめとし
て幅広い用途に使用されている。
相補ff1MO8論理回路)Fiその消費電力が小さい
という特徴を生かして、電卓、電子式時計tはじめとし
て幅広い用途に使用されている。
この−理回路を例えば3■から20V程度までの広範囲
の電源電圧で動作させようとする場合、回路を構成する
Pチャネル型トランジスタとNチャネル型トランジスタ
のスレシ、−ルド電圧を、Va!度と小さく設定する必
要がある。さもないと低電源電圧での動作が困難になる
。ところがPチャネル型トランジスタとNチャネル型ト
ランジスタが同時に導通するために流れる過渡遷移電流
は、低電圧電源による動作時には少ないものの、20v
根度の高電圧電源による動作時にはかなフ増大する。従
って、高電圧電源による動作時には相補型MO8−理回
路の特徴である低消費電力性が損なわれてしまう。
の電源電圧で動作させようとする場合、回路を構成する
Pチャネル型トランジスタとNチャネル型トランジスタ
のスレシ、−ルド電圧を、Va!度と小さく設定する必
要がある。さもないと低電源電圧での動作が困難になる
。ところがPチャネル型トランジスタとNチャネル型ト
ランジスタが同時に導通するために流れる過渡遷移電流
は、低電圧電源による動作時には少ないものの、20v
根度の高電圧電源による動作時にはかなフ増大する。従
って、高電圧電源による動作時には相補型MO8−理回
路の特徴である低消費電力性が損なわれてしまう。
本発明の目的はこの過渡遷移電流を減少させ、消費電力
の低減化をはかることにある。
の低減化をはかることにある。
本発明の特徴は、少なくとも2個のPチャネルqMO8
)ランジスタと、2個ONチャネル型hIOsトランジ
スタと、基板内に形成された1個の抵抗体領域とを含ん
で構成される相補型論理回路において、第1のPチャネ
ル型トランジスタと第1ONチヤネル型トランジスタの
ドレイン電極が、上記抵抗領域を介して電気的に接続さ
れ、かつ上記(Dml(DPfヤネル型トランジスタお
よび第1ON+ヤネル型トランジスタのドレイン電極が
それソtL[2)Pチャネル型トランジスタおよび第2
ONチヤネル型トランジスタのゲート電極に電気的に接
続された相補型MO8論理回路にある。
)ランジスタと、2個ONチャネル型hIOsトランジ
スタと、基板内に形成された1個の抵抗体領域とを含ん
で構成される相補型論理回路において、第1のPチャネ
ル型トランジスタと第1ONチヤネル型トランジスタの
ドレイン電極が、上記抵抗領域を介して電気的に接続さ
れ、かつ上記(Dml(DPfヤネル型トランジスタお
よび第1ON+ヤネル型トランジスタのドレイン電極が
それソtL[2)Pチャネル型トランジスタおよび第2
ONチヤネル型トランジスタのゲート電極に電気的に接
続された相補型MO8論理回路にある。
以下1本発明実施例による回路を第1図に示して詳細に
説明する。ここで、PI、P2はPチャネル型トランジ
スタ、Nl、N2はNチャンネル型トランジスタ、また
Rは抵抗を表わしている。トランジスタP1とNl の
ドレイン電極間を抵抗RでWt絖し、かつトランジスタ
PlとN1 のドレイン電極をそれぞれトランジスタP
2.N2のゲート電極と接続することを特徴とする。
説明する。ここで、PI、P2はPチャネル型トランジ
スタ、Nl、N2はNチャンネル型トランジスタ、また
Rは抵抗を表わしている。トランジスタP1とNl の
ドレイン電極間を抵抗RでWt絖し、かつトランジスタ
PlとN1 のドレイン電極をそれぞれトランジスタP
2.N2のゲート電極と接続することを特徴とする。
この第1図の回路の動作を、入力電位に対する各部分の
電位の変化を表わした第2図を用いて説明する。
電位の変化を表わした第2図を用いて説明する。
ここで■DD■、sは電源電位■、Nは入力電位。
vou’rは出力電位、■2.vN はそれぞれトラ
ンジスタP2.N2のゲートにかかる電位を表わしてい
る。
ンジスタP2.N2のゲートにかかる電位を表わしてい
る。
領域fAl: V、N=V、。
トランジスタN1は非導通状態、PI導通状態なので■
P”■N”vDD となる、従ってN2は導通状態、
P窒は非導通状態なので、■ov+’r=Vmsとなる
。
P”■N”vDD となる、従ってN2は導通状態、
P窒は非導通状態なので、■ov+’r=Vmsとなる
。
領域IB):V、、=Ntのスレシ、−ルド電圧入力■
IN がトランジスタNlのスレシ、−ルド電圧を超え
るとN1は除々に導通しはじめ、電 1流が抵抗F
Lヲ通って流れるため電位■、が急速に下がり始めるが
、トランジスタP1が完全に導通状態なので電位Vデは
あまり下がらない。従ってトランジスタP2は非導通状
態のままである。
IN がトランジスタNlのスレシ、−ルド電圧を超え
るとN1は除々に導通しはじめ、電 1流が抵抗F
Lヲ通って流れるため電位■、が急速に下がり始めるが
、トランジスタP1が完全に導通状態なので電位Vデは
あまり下がらない。従ってトランジスタP2は非導通状
態のままである。
領域(Q : V I Hユ■DD/21段目のトラン
ジスタPl、N1は両方とも導通状態となるが、抵抗R
があるのでこの部分を通ってvDDからvssへ流れる
電流は少ない、また電位VP、VNがそれぞれトランジ
スタPg、Nxのスレショールド電圧に近い値になるよ
うに抵抗Rの(fli?設定すれば、2段目のトランジ
スタPz、N2はわずかに導通状態となるだけなので、
この部分全通ってvDDからvssへ流れる電流も少な
い。
ジスタPl、N1は両方とも導通状態となるが、抵抗R
があるのでこの部分を通ってvDDからvssへ流れる
電流は少ない、また電位VP、VNがそれぞれトランジ
スタPg、Nxのスレショールド電圧に近い値になるよ
うに抵抗Rの(fli?設定すれば、2段目のトランジ
スタPz、N2はわずかに導通状態となるだけなので、
この部分全通ってvDDからvssへ流れる電流も少な
い。
領域(Dl:■、NユPtのスレシ、−ルド電圧V
がトランジスタP1のスレシ、−ルド電!N 圧を超えると、PIは非導通状態になり、電位■。
がトランジスタP1のスレシ、−ルド電!N 圧を超えると、PIは非導通状態になり、電位■。
は急速に下がる。従ってP2は導通状態となる。
領域+E+:VIN=:VDD
トランジスタPIは非導通状態、Ntは導通状態なので
% vF二”N””Ss となる。従ってN2は非導通
状態、P2は導通状態なのでV。UT”vDDとなる。
% vF二”N””Ss となる。従ってN2は非導通
状態、P2は導通状態なのでV。UT”vDDとなる。
本発明による回路は上記のような動作をするので、過渡
電流を少なくするためにスレシ、−ルド電圧會萬くした
場合のように、低電源電圧動作時に出力電流が少なくな
るというようなことなく、しかも高電源電圧動作時の過
渡遷移電流が少ない 9という利点を有する。
電流を少なくするためにスレシ、−ルド電圧會萬くした
場合のように、低電源電圧動作時に出力電流が少なくな
るというようなことなく、しかも高電源電圧動作時の過
渡遷移電流が少ない 9という利点を有する。
第3図は第1図の回路の応用例としての相補型AND回
路である。この回路についても過渡遷移電流が少ないの
はいうまでもない。
路である。この回路についても過渡遷移電流が少ないの
はいうまでもない。
第1図は本発明実施例による回路を示す。第2図は!1
図の回路について入力電圧に対する各部の電圧変化のi
子を示す。第3図は第1図の回路の応用例會示す。 なお図において、 PI、 pH,PI2. P2・・・・・・Pチャネル
型MOBトランジスタ、Nl、 Nl 1. Nl 2
. N2 ・・・・・NチャネルtJi M 08
)ランジスタ、R・・・・・・抵抗、vIN・・・・・
・入力電位、■ア・・・・・・P2 のゲート電位、v
NN2のゲート’tco、 vt)LI!+・++++
出力電位、である。 第1図 0Vry VD”A VTP VDnVI
N (V) 第2図 DD 第3図
図の回路について入力電圧に対する各部の電圧変化のi
子を示す。第3図は第1図の回路の応用例會示す。 なお図において、 PI、 pH,PI2. P2・・・・・・Pチャネル
型MOBトランジスタ、Nl、 Nl 1. Nl 2
. N2 ・・・・・NチャネルtJi M 08
)ランジスタ、R・・・・・・抵抗、vIN・・・・・
・入力電位、■ア・・・・・・P2 のゲート電位、v
NN2のゲート’tco、 vt)LI!+・++++
出力電位、である。 第1図 0Vry VD”A VTP VDnVI
N (V) 第2図 DD 第3図
Claims (1)
- 少なくとも2個のPチャネル型電界効果トランジスタと
、2個のNチャネル型電界効果トランジスタと、基板内
に形成された1個の抵抗体領域とを含んで構成される相
補型論理回路において、第10Pチヤネル型電界効果ト
ランジスタと第1のNチャネル型電界効果トランジスタ
のドレイン電極が、上記抵抗領域を介して電気的に接続
され、かつ該@1(2>Pチャネル型電界効果トランジ
スタおよびWJlのNチャネル型電界効果トランジスタ
のドレイン電極がそれぞれ第2のPチャネル型電界効果
トランジスタおよび第2ONチヤネル型電界効果トラン
ジスタのゲート電極に電気的に接続されることを特徴と
する論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57079368A JPS58196727A (ja) | 1982-05-12 | 1982-05-12 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57079368A JPS58196727A (ja) | 1982-05-12 | 1982-05-12 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58196727A true JPS58196727A (ja) | 1983-11-16 |
Family
ID=13687928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57079368A Pending JPS58196727A (ja) | 1982-05-12 | 1982-05-12 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58196727A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61174231U (ja) * | 1985-04-18 | 1986-10-30 | ||
JPS63114409A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | フリツプフロツプ回路 |
-
1982
- 1982-05-12 JP JP57079368A patent/JPS58196727A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61174231U (ja) * | 1985-04-18 | 1986-10-30 | ||
JPS63114409A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | フリツプフロツプ回路 |
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