JPS58196727A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58196727A JPS58196727A JP57079368A JP7936882A JPS58196727A JP S58196727 A JPS58196727 A JP S58196727A JP 57079368 A JP57079368 A JP 57079368A JP 7936882 A JP7936882 A JP 7936882A JP S58196727 A JPS58196727 A JP S58196727A
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- Japan
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- fets
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- transistor
- transistors
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は論理回路に係り、特に動作時における消費電
力の低減化をはかった相補型電界効果トランジスタを用
い−ｆｉｃＭ理回路に関するものである。
力の低減化をはかった相補型電界効果トランジスタを用
い−ｆｉｃＭ理回路に関するものである。
相補型電界効果トランジスタを用いた論理回路（以下、
相補ｆｆ１ＭＯ８論理回路）Ｆｉその消費電力が小さい
という特徴を生かして、電卓、電子式時計ｔはじめとし
て幅広い用途に使用されている。
相補ｆｆ１ＭＯ８論理回路）Ｆｉその消費電力が小さい
という特徴を生かして、電卓、電子式時計ｔはじめとし
て幅広い用途に使用されている。
この−理回路を例えば３■から２０Ｖ程度までの広範囲
の電源電圧で動作させようとする場合、回路を構成する
Ｐチャネル型トランジスタとＮチャネル型トランジスタ
のスレシ、−ルド電圧を、Ｖａ！度と小さく設定する必
要がある。さもないと低電源電圧での動作が困難になる
。ところがＰチャネル型トランジスタとＮチャネル型ト
ランジスタが同時に導通するために流れる過渡遷移電流
は、低電圧電源による動作時には少ないものの、２０ｖ
根度の高電圧電源による動作時にはかなフ増大する。従
って、高電圧電源による動作時には相補型ＭＯ８−理回
路の特徴である低消費電力性が損なわれてしまう。
の電源電圧で動作させようとする場合、回路を構成する
Ｐチャネル型トランジスタとＮチャネル型トランジスタ
のスレシ、−ルド電圧を、Ｖａ！度と小さく設定する必
要がある。さもないと低電源電圧での動作が困難になる
。ところがＰチャネル型トランジスタとＮチャネル型ト
ランジスタが同時に導通するために流れる過渡遷移電流
は、低電圧電源による動作時には少ないものの、２０ｖ
根度の高電圧電源による動作時にはかなフ増大する。従
って、高電圧電源による動作時には相補型ＭＯ８−理回
路の特徴である低消費電力性が損なわれてしまう。
本発明の目的はこの過渡遷移電流を減少させ、消費電力
の低減化をはかることにある。
の低減化をはかることにある。
本発明の特徴は、少なくとも２個のＰチャネルｑＭＯ８
）ランジスタと、２個ＯＮチャネル型ｈＩＯｓトランジ
スタと、基板内に形成された１個の抵抗体領域とを含ん
で構成される相補型論理回路において、第１のＰチャネ
ル型トランジスタと第１ＯＮチヤネル型トランジスタの
ドレイン電極が、上記抵抗領域を介して電気的に接続さ
れ、かつ上記（Ｄｍｌ（ＤＰｆヤネル型トランジスタお
よび第１ＯＮ＋ヤネル型トランジスタのドレイン電極が
それソｔＬ［２）Ｐチャネル型トランジスタおよび第２
ＯＮチヤネル型トランジスタのゲート電極に電気的に接
続された相補型ＭＯ８論理回路にある。
）ランジスタと、２個ＯＮチャネル型ｈＩＯｓトランジ
スタと、基板内に形成された１個の抵抗体領域とを含ん
で構成される相補型論理回路において、第１のＰチャネ
ル型トランジスタと第１ＯＮチヤネル型トランジスタの
ドレイン電極が、上記抵抗領域を介して電気的に接続さ
れ、かつ上記（Ｄｍｌ（ＤＰｆヤネル型トランジスタお
よび第１ＯＮ＋ヤネル型トランジスタのドレイン電極が
それソｔＬ［２）Ｐチャネル型トランジスタおよび第２
ＯＮチヤネル型トランジスタのゲート電極に電気的に接
続された相補型ＭＯ８論理回路にある。
以下１本発明実施例による回路を第１図に示して詳細に
説明する。ここで、ＰＩ、Ｐ２はＰチャネル型トランジ
スタ、Ｎｌ、Ｎ２はＮチャンネル型トランジスタ、また
Ｒは抵抗を表わしている。トランジスタＰ１とＮｌ の
ドレイン電極間を抵抗ＲでＷｔ絖し、かつトランジスタ
ＰｌとＮ１ のドレイン電極をそれぞれトランジスタＰ
２．Ｎ２のゲート電極と接続することを特徴とする。
説明する。ここで、ＰＩ、Ｐ２はＰチャネル型トランジ
スタ、Ｎｌ、Ｎ２はＮチャンネル型トランジスタ、また
Ｒは抵抗を表わしている。トランジスタＰ１とＮｌ の
ドレイン電極間を抵抗ＲでＷｔ絖し、かつトランジスタ
ＰｌとＮ１ のドレイン電極をそれぞれトランジスタＰ
２．Ｎ２のゲート電極と接続することを特徴とする。
この第１図の回路の動作を、入力電位に対する各部分の
電位の変化を表わした第２図を用いて説明する。
電位の変化を表わした第２図を用いて説明する。
ここで■ＤＤ■、ｓは電源電位■、Ｎは入力電位。
ｖｏｕ’ｒは出力電位、■２．ｖＮ はそれぞれトラ
ンジスタＰ２．Ｎ２のゲートにかかる電位を表わしてい
る。
ンジスタＰ２．Ｎ２のゲートにかかる電位を表わしてい
る。
領域ｆＡｌ： Ｖ、Ｎ＝Ｖ、。
トランジスタＮ１は非導通状態、ＰＩ導通状態なので■
Ｐ”■Ｎ”ｖＤＤ となる、従ってＮ２は導通状態、
Ｐ窒は非導通状態なので、■ｏｖ＋’ｒ＝Ｖｍｓとなる
。
Ｐ”■Ｎ”ｖＤＤ となる、従ってＮ２は導通状態、
Ｐ窒は非導通状態なので、■ｏｖ＋’ｒ＝Ｖｍｓとなる
。
領域ＩＢ）：Ｖ、、＝Ｎｔのスレシ、−ルド電圧入力■
ＩＮ がトランジスタＮｌのスレシ、−ルド電圧を超え
るとＮ１は除々に導通しはじめ、電 １流が抵抗Ｆ
Ｌヲ通って流れるため電位■、が急速に下がり始めるが
、トランジスタＰ１が完全に導通状態なので電位Ｖデは
あまり下がらない。従ってトランジスタＰ２は非導通状
態のままである。
ＩＮ がトランジスタＮｌのスレシ、−ルド電圧を超え
るとＮ１は除々に導通しはじめ、電 １流が抵抗Ｆ
Ｌヲ通って流れるため電位■、が急速に下がり始めるが
、トランジスタＰ１が完全に導通状態なので電位Ｖデは
あまり下がらない。従ってトランジスタＰ２は非導通状
態のままである。
領域（Ｑ ： Ｖ Ｉ Ｈユ■ＤＤ／２１段目のトラン
ジスタＰｌ、Ｎ１は両方とも導通状態となるが、抵抗Ｒ
があるのでこの部分を通ってｖＤＤからｖｓｓへ流れる
電流は少ない、また電位ＶＰ、ＶＮがそれぞれトランジ
スタＰｇ、Ｎｘのスレショールド電圧に近い値になるよ
うに抵抗Ｒの（ｆｌｉ？設定すれば、２段目のトランジ
スタＰｚ、Ｎ２はわずかに導通状態となるだけなので、
この部分全通ってｖＤＤからｖｓｓへ流れる電流も少な
い。
ジスタＰｌ、Ｎ１は両方とも導通状態となるが、抵抗Ｒ
があるのでこの部分を通ってｖＤＤからｖｓｓへ流れる
電流は少ない、また電位ＶＰ、ＶＮがそれぞれトランジ
スタＰｇ、Ｎｘのスレショールド電圧に近い値になるよ
うに抵抗Ｒの（ｆｌｉ？設定すれば、２段目のトランジ
スタＰｚ、Ｎ２はわずかに導通状態となるだけなので、
この部分全通ってｖＤＤからｖｓｓへ流れる電流も少な
い。
領域（Ｄｌ：■、ＮユＰｔのスレシ、−ルド電圧Ｖ
がトランジスタＰ１のスレシ、−ルド電！Ｎ 圧を超えると、ＰＩは非導通状態になり、電位■。
がトランジスタＰ１のスレシ、−ルド電！Ｎ 圧を超えると、ＰＩは非導通状態になり、電位■。
は急速に下がる。従ってＰ２は導通状態となる。
領域＋Ｅ＋：ＶＩＮ＝：ＶＤＤ
トランジスタＰＩは非導通状態、Ｎｔは導通状態なので
％ ｖＦ二”Ｎ””Ｓｓ となる。従ってＮ２は非導通
状態、Ｐ２は導通状態なのでＶ。ＵＴ”ｖＤＤとなる。
％ ｖＦ二”Ｎ””Ｓｓ となる。従ってＮ２は非導通
状態、Ｐ２は導通状態なのでＶ。ＵＴ”ｖＤＤとなる。
本発明による回路は上記のような動作をするので、過渡
電流を少なくするためにスレシ、−ルド電圧會萬くした
場合のように、低電源電圧動作時に出力電流が少なくな
るというようなことなく、しかも高電源電圧動作時の過
渡遷移電流が少ない ９という利点を有する。
電流を少なくするためにスレシ、−ルド電圧會萬くした
場合のように、低電源電圧動作時に出力電流が少なくな
るというようなことなく、しかも高電源電圧動作時の過
渡遷移電流が少ない ９という利点を有する。
第３図は第１図の回路の応用例としての相補型ＡＮＤ回
路である。この回路についても過渡遷移電流が少ないの
はいうまでもない。
路である。この回路についても過渡遷移電流が少ないの
はいうまでもない。
第１図は本発明実施例による回路を示す。第２図は！１
図の回路について入力電圧に対する各部の電圧変化のｉ
子を示す。第３図は第１図の回路の応用例會示す。 なお図において、 ＰＩ、 ｐＨ，ＰＩ２． Ｐ２・・・・・・Ｐチャネル
型ＭＯＢトランジスタ、Ｎｌ、 Ｎｌ １． Ｎｌ ２
． Ｎ２ ・・・・・ＮチャネルｔＪｉ Ｍ ０８
）ランジスタ、Ｒ・・・・・・抵抗、ｖＩＮ・・・・・
・入力電位、■ア・・・・・・Ｐ２ のゲート電位、ｖ
ＮＮ２のゲート’ｔｃｏ、 ｖｔ）ＬＩ！＋・＋＋＋＋
出力電位、である。 第１図 ０Ｖｒｙ ＶＤ”Ａ ＶＴＰ ＶＤｎＶＩ
Ｎ （Ｖ） 第２図 ＤＤ 第３図
図の回路について入力電圧に対する各部の電圧変化のｉ
子を示す。第３図は第１図の回路の応用例會示す。 なお図において、 ＰＩ、 ｐＨ，ＰＩ２． Ｐ２・・・・・・Ｐチャネル
型ＭＯＢトランジスタ、Ｎｌ、 Ｎｌ １． Ｎｌ ２
． Ｎ２ ・・・・・ＮチャネルｔＪｉ Ｍ ０８
）ランジスタ、Ｒ・・・・・・抵抗、ｖＩＮ・・・・・
・入力電位、■ア・・・・・・Ｐ２ のゲート電位、ｖ
ＮＮ２のゲート’ｔｃｏ、 ｖｔ）ＬＩ！＋・＋＋＋＋
出力電位、である。 第１図 ０Ｖｒｙ ＶＤ”Ａ ＶＴＰ ＶＤｎＶＩ
Ｎ （Ｖ） 第２図 ＤＤ 第３図
Claims (1)
- 少なくとも２個のＰチャネル型電界効果トランジスタと
、２個のＮチャネル型電界効果トランジスタと、基板内
に形成された１個の抵抗体領域とを含んで構成される相
補型論理回路において、第１０Ｐチヤネル型電界効果ト
ランジスタと第１のＮチャネル型電界効果トランジスタ
のドレイン電極が、上記抵抗領域を介して電気的に接続
され、かつ該＠１（２＞Ｐチャネル型電界効果トランジ
スタおよびＷＪｌのＮチャネル型電界効果トランジスタ
のドレイン電極がそれぞれ第２のＰチャネル型電界効果
トランジスタおよび第２ＯＮチヤネル型電界効果トラン
ジスタのゲート電極に電気的に接続されることを特徴と
する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079368A JPS58196727A (ja) | 1982-05-12 | 1982-05-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079368A JPS58196727A (ja) | 1982-05-12 | 1982-05-12 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196727A true JPS58196727A (ja) | 1983-11-16 |
Family
ID=13687928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079368A Pending JPS58196727A (ja) | 1982-05-12 | 1982-05-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174231U (ja) * | 1985-04-18 | 1986-10-30 | ||
| JPS63114409A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | フリツプフロツプ回路 |
-
1982
- 1982-05-12 JP JP57079368A patent/JPS58196727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174231U (ja) * | 1985-04-18 | 1986-10-30 | ||
| JPS63114409A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | フリツプフロツプ回路 |
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