JPH04178018A - Ｃｍｏｓディジタル集積回路 - Google Patents
Ｃｍｏｓディジタル集積回路Info
- Publication number
- JPH04178018A JPH04178018A JP2306555A JP30655590A JPH04178018A JP H04178018 A JPH04178018 A JP H04178018A JP 2306555 A JP2306555 A JP 2306555A JP 30655590 A JP30655590 A JP 30655590A JP H04178018 A JPH04178018 A JP H04178018A
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- JP
- Japan
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- channel
- series
- cmos digital
- transistors
- current
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- 238000010586 diagram Methods 0.000 description 17
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳディジタル集積回路に関し、特に低電
圧で動作する低消費電力のＣＭＯＳディジタル集積回路
に関する。
圧で動作する低消費電力のＣＭＯＳディジタル集積回路
に関する。
ＣＭＯＳディジタル集積回路は、定常状態での消費電力
が非常に少ない為、低消費電力の電子装置に積極的に利
用されている。また、ノイズに強いという特徴を持って
いる為に、電池等で低電圧で動作させる携帯用の電子装
置にも利用されている。特に時計や、電卓、ポケットベ
ル等の携帯用電子装置では、使用している集積回路の消
費電力によって、電池の消耗度が決まってしまう。この
為、０ＭＯ８）ランジスタの様な低消費電力の必要性が
高くなる。この様なニーズに対応するべく実用化されて
いるのが、低電圧動作用ＣＭＯＳディジタル集積回路で
ある。
が非常に少ない為、低消費電力の電子装置に積極的に利
用されている。また、ノイズに強いという特徴を持って
いる為に、電池等で低電圧で動作させる携帯用の電子装
置にも利用されている。特に時計や、電卓、ポケットベ
ル等の携帯用電子装置では、使用している集積回路の消
費電力によって、電池の消耗度が決まってしまう。この
為、０ＭＯ８）ランジスタの様な低消費電力の必要性が
高くなる。この様なニーズに対応するべく実用化されて
いるのが、低電圧動作用ＣＭＯＳディジタル集積回路で
ある。
以下、第５図（ａ）、第５図（ｂ）、第５図（ｃ）を参
照しながら、従来の低電圧同作用ＣＭＯＳディジタル集
積回路について説明する。
照しながら、従来の低電圧同作用ＣＭＯＳディジタル集
積回路について説明する。
これら第５図（ａ）、 （ｂ）、 （ｃ）では、それぞ
れ従来の低電圧動作用ＣＭＯＳディジタル集積回路に使
用さｈる代表的な論理ゲートのトランジスタ回路図が示
されており、このうち第５図（ａ）はインバータ、第５
図（ｂ）は２人力ＮＡＮＤゲート、第５図（Ｃ）は２人
力ＮＯＲゲートの各回路図である。
れ従来の低電圧動作用ＣＭＯＳディジタル集積回路に使
用さｈる代表的な論理ゲートのトランジスタ回路図が示
されており、このうち第５図（ａ）はインバータ、第５
図（ｂ）は２人力ＮＡＮＤゲート、第５図（Ｃ）は２人
力ＮＯＲゲートの各回路図である。
第５図（ａ）において、本実施例のインバータは、入カ
ニ１と、出力０１との間に、Ｐ、Ｎチャネルトランジス
タＱＰＩ、ＱＮ２の直列体からなる。
ニ１と、出力０１との間に、Ｐ、Ｎチャネルトランジス
タＱＰＩ、ＱＮ２の直列体からなる。
第５図（ｂ）に示す様に、ＰチャネルＭＯＳトランジス
タＱＰＩ、ＱＰ２は出力端子０１と電源端子ＶＤＤと間
に並列接続され、ＮチャネルＭＯＳトランジスタＱＮＩ
、ＱＮ２は圧力端子０１と接地端子ＧＮＤ間に直列接続
されており、Ｐチャネル、ＮチャネルトランジスタＱＰ
Ｉ、ＱＮ２．Ｐチャネル、ＮチャネルトランジスタＱＰ
２．ＱＮｌそれぞれのゲート端子が入力端子ＩＩ、Ｉ２
に接続されている。
タＱＰＩ、ＱＰ２は出力端子０１と電源端子ＶＤＤと間
に並列接続され、ＮチャネルＭＯＳトランジスタＱＮＩ
、ＱＮ２は圧力端子０１と接地端子ＧＮＤ間に直列接続
されており、Ｐチャネル、ＮチャネルトランジスタＱＰ
Ｉ、ＱＮ２．Ｐチャネル、ＮチャネルトランジスタＱＰ
２．ＱＮｌそれぞれのゲート端子が入力端子ＩＩ、Ｉ２
に接続されている。
第５図（ａ）のインバータを例にとり動作を説明すると
、入力端子■１にロウレベルの電圧が印加されると、Ｎ
チャネルＭＯ８）ランジスタＱＮＩがしゃ断し、Ｐチャ
ネルＭＯ８）ランジスタＱＰ１が導通して、出力端子Ｏ
１はハイレベルになる。
、入力端子■１にロウレベルの電圧が印加されると、Ｎ
チャネルＭＯ８）ランジスタＱＮＩがしゃ断し、Ｐチャ
ネルＭＯ８）ランジスタＱＰ１が導通して、出力端子Ｏ
１はハイレベルになる。
逆に、入力端子■ｌにハイレベルが印加されると、Ｎチ
ャネルＭＯＳトランジスタＱＮＩが導通し、茶５図（ｃ
）の２人力ＮＯＲケートは、第５図（ｂ）の回路と並列
関係が直列関係に、直列関係が並列関係にそれぞれ接続
がなっている。ＰチャネルＭＯＳトランジスタＱＰＩが
しゃ断して、出力端子０１はロウレベルになる。従って
、ＰチャネルＭ○ＳトランジスタＱＰＩと、Ｎチャネル
ＭＯＳトランジスタＱＮＩは定常状態ではどちらか一方
がしゃ断状態にある為、電源端子ＶＤＤと接地端子ＧＮ
Ｄとの間にはほとんど電流は流れない。入力端子■１に
加わる信号がロウレベルからノ・イレベルあるいはハイ
レベルからロウレベルに変化する過渡状態においてのみ
圧力端子Ｏ１に接続される負荷の充放電電流、および電
源端子ＶＤＤと接地端子ＧＮＤ間の貫通電流が流れる。
ャネルＭＯＳトランジスタＱＮＩが導通し、茶５図（ｃ
）の２人力ＮＯＲケートは、第５図（ｂ）の回路と並列
関係が直列関係に、直列関係が並列関係にそれぞれ接続
がなっている。ＰチャネルＭＯＳトランジスタＱＰＩが
しゃ断して、出力端子０１はロウレベルになる。従って
、ＰチャネルＭ○ＳトランジスタＱＰＩと、Ｎチャネル
ＭＯＳトランジスタＱＮＩは定常状態ではどちらか一方
がしゃ断状態にある為、電源端子ＶＤＤと接地端子ＧＮ
Ｄとの間にはほとんど電流は流れない。入力端子■１に
加わる信号がロウレベルからノ・イレベルあるいはハイ
レベルからロウレベルに変化する過渡状態においてのみ
圧力端子Ｏ１に接続される負荷の充放電電流、および電
源端子ＶＤＤと接地端子ＧＮＤ間の貫通電流が流れる。
これが、ＣＭＯ８の低消費電力の理由であり、信号の変
化回数が少なければ少ないほど充放電電流および貫通電
流は少なくなり、低消費電力性が顕著になる。なお、定
常状態ではほとんど電流は流れないと述ベタカ、実際に
はＭＯＳ）ランジスタのサブスレッショルド電流および
接合リーク電流はわずかであるが流れている。一般のＣ
ＭＯＳディジタル回路では、５ｖ１！圧が使用され、Ｍ
ＯＳ）ランジスタのしきい値電圧は１■前後に設定され
ているが、１■程度の低電圧で動作するＣＭＯＳディジ
タル回路では、しきい電圧は０．４ Ｖ程度に設定して
いる。従って、従来よりもサブスレッショルド１１Ｈｔ
が増加する傾向にある。
化回数が少なければ少ないほど充放電電流および貫通電
流は少なくなり、低消費電力性が顕著になる。なお、定
常状態ではほとんど電流は流れないと述ベタカ、実際に
はＭＯＳ）ランジスタのサブスレッショルド電流および
接合リーク電流はわずかであるが流れている。一般のＣ
ＭＯＳディジタル回路では、５ｖ１！圧が使用され、Ｍ
ＯＳ）ランジスタのしきい値電圧は１■前後に設定され
ているが、１■程度の低電圧で動作するＣＭＯＳディジ
タル回路では、しきい電圧は０．４ Ｖ程度に設定して
いる。従って、従来よりもサブスレッショルド１１Ｈｔ
が増加する傾向にある。
従来の低電圧用ＣＭＯＳディジタル集積回路では、第５
図（ａ）、 （ｂ）、 （ｃ）に示す様に、出力端子と
電源端子との間に、ＰチャネルＭＯ８）ランシスタ圧力
端子と接地端子間にＮチャネルＭＯ８）ランジスタを、
特にＰチャネルＭＯ８）ランジスタが並列接続ならばＮ
チャネルＭＯ８）ランジスタを直列接続、逆にＰチャネ
ルＭＯ３）ランジスタが直列接続ならばＮチャネルＭＯ
Ｓトランジスタは並列接続して構成されるＮＡＮＤゲー
トやＮＯＲゲートで論理回路が実現されていた。すなわ
ち、圧力端子と電源端子にはＰチャネルＭＯ８）ランシ
スタが直列に１段しか接続されない第５図（ａ）、 （
ｂ）のようなインバータやＮＡＮＤゲート、および出力
端子と接地端子間にはＮチャネルＭＯＳトランジスタが
直列に１段しか接続されない第５図（ａ）、 （ｃ）の
ようなインバータやＮＯＲゲートが使用されていた。従
って、低電圧動作を実現する為に、論理ゲートを構成す
るＭＯＳ）ランジスタのしきい値電圧を０．４ｖ程度に
低下させると、サブスレッショルド電流が増加し、定常
状態での消費電流が増加するという欠点があった。前述
の問題は、特に携帯用の電子装置では使用する電池の消
耗度を決定する重要な問題であり、サブスレッショルド
電流の特性から温度が上昇するとさらに深刻である。ま
た、回路の動作周波数が低ければ低いほど、動作時に消
費する電流が減少する為、この定常状態での消費電流が
占める割合が増加し、顕著になってくる。この問題解決
するには、ＭＯＳ）ランジスタのしきい値電圧を高くす
れば良いが、そうすると低電圧での動作が非常に遅くな
ってしまうという欠点がある。
図（ａ）、 （ｂ）、 （ｃ）に示す様に、出力端子と
電源端子との間に、ＰチャネルＭＯ８）ランシスタ圧力
端子と接地端子間にＮチャネルＭＯ８）ランジスタを、
特にＰチャネルＭＯ８）ランジスタが並列接続ならばＮ
チャネルＭＯ８）ランジスタを直列接続、逆にＰチャネ
ルＭＯ３）ランジスタが直列接続ならばＮチャネルＭＯ
Ｓトランジスタは並列接続して構成されるＮＡＮＤゲー
トやＮＯＲゲートで論理回路が実現されていた。すなわ
ち、圧力端子と電源端子にはＰチャネルＭＯ８）ランシ
スタが直列に１段しか接続されない第５図（ａ）、 （
ｂ）のようなインバータやＮＡＮＤゲート、および出力
端子と接地端子間にはＮチャネルＭＯＳトランジスタが
直列に１段しか接続されない第５図（ａ）、 （ｃ）の
ようなインバータやＮＯＲゲートが使用されていた。従
って、低電圧動作を実現する為に、論理ゲートを構成す
るＭＯＳ）ランジスタのしきい値電圧を０．４ｖ程度に
低下させると、サブスレッショルド電流が増加し、定常
状態での消費電流が増加するという欠点があった。前述
の問題は、特に携帯用の電子装置では使用する電池の消
耗度を決定する重要な問題であり、サブスレッショルド
電流の特性から温度が上昇するとさらに深刻である。ま
た、回路の動作周波数が低ければ低いほど、動作時に消
費する電流が減少する為、この定常状態での消費電流が
占める割合が増加し、顕著になってくる。この問題解決
するには、ＭＯＳ）ランジスタのしきい値電圧を高くす
れば良いが、そうすると低電圧での動作が非常に遅くな
ってしまうという欠点がある。
本発明の目的は、前記欠点が解決され、消費電流が少な
く、かつ高速で動作するようにしたＣＭＯＳディジタル
集積回路を提供することにある。
く、かつ高速で動作するようにしたＣＭＯＳディジタル
集積回路を提供することにある。
本発明のＣＭＯＳディジタル集積回路の構成は、出力端
子と第１の電源との間に、２個のＰチャネルトランジス
タの直列体が少なくとも接続され、前記出力端子と第２
の電源との間に、２個のＮチャネルトランジスタの直列
体が少なくとも接続されて、論理ゲートを構成すること
を特徴とする。
子と第１の電源との間に、２個のＰチャネルトランジス
タの直列体が少なくとも接続され、前記出力端子と第２
の電源との間に、２個のＮチャネルトランジスタの直列
体が少なくとも接続されて、論理ゲートを構成すること
を特徴とする。
次に図面を参照しながら本発明を説明する。
第１図（ａ）は本発明の第１の実施例のインバータを示
す回路図、第１図（ｂ）は本発明の第２の実施例の２人
力ＮＡＮＤゲートを示す回路図、第１図（ｃ）は本発明
の第３の実施例の２人力ＮＯＲゲートを示す回路図であ
る。
す回路図、第１図（ｂ）は本発明の第２の実施例の２人
力ＮＡＮＤゲートを示す回路図、第１図（ｃ）は本発明
の第３の実施例の２人力ＮＯＲゲートを示す回路図であ
る。
第１図（ａ）において、本実施例のインバータは、ＶＤ
Ｄ低電圧電源と圧力０１との間に、Ｐチャネルトランジ
スタＱＰＩ、ＱＰ２の直列体が接続され、圧力０１と接
地ＧＮＤとの間にＮチャネルトランジスタＱＮＩ、ＱＮ
２の直列体が接続され、こレラスべてのトランジスタの
ゲートを製造して、入力■１としている。
Ｄ低電圧電源と圧力０１との間に、Ｐチャネルトランジ
スタＱＰＩ、ＱＰ２の直列体が接続され、圧力０１と接
地ＧＮＤとの間にＮチャネルトランジスタＱＮＩ、ＱＮ
２の直列体が接続され、こレラスべてのトランジスタの
ゲートを製造して、入力■１としている。
第１図（ｂ）において、本実施例の２人力ＮＡＮＤゲー
トは第１図（ａ）の回路にさらに、Ｐチャネルトランジ
スタＱＰ３．ＱＰ４との直列体が付加されている。
トは第１図（ａ）の回路にさらに、Ｐチャネルトランジ
スタＱＰ３．ＱＰ４との直列体が付加されている。
第１図（ｃ）において、本実施例の２人力ＮＯＲケート
は第１図（ａ）の回路にさらに、Ｎチャネルトランジス
タＱＮ３．ＱＮ４の直列体が付加されている。
は第１図（ａ）の回路にさらに、Ｎチャネルトランジス
タＱＮ３．ＱＮ４の直列体が付加されている。
第１図（ｄ）において、第１図（ａ）のインバータ２３
と、第１図（ｂ）の２人力ＮＡＮＤゲート２２と、第１
図（ｃ）の２人力ＮＯＲゲー）２０，２１とが接続され
ている。
と、第１図（ｂ）の２人力ＮＡＮＤゲート２２と、第１
図（ｃ）の２人力ＮＯＲゲー）２０，２１とが接続され
ている。
まず第１図（ｂ）、 （ｃ）の様に、ＰチャネルＭＯＳ
トランジスタＱＰＩ、ＱＰ２．ＱＰ３．ＱＰ４と、Ｎチ
ャネルＭＯ３）ランジスタＱＮＩ、ＱＮ２゜ＱＮ３．Ｑ
Ｎ４の各ゲート電極は入力端子１１゜■２に接続され、
出力端子０１と電源端子ＶＤＤ間には、ＰチャネルＭＯ
８）ランジスタが必ず二段直列接続されており、圧力端
子０１と接地端子ＧＮＤとの間にはＮチャネルＭＯ８）
ランジスタが必ず二段直列接続された構成になっている
。
トランジスタＱＰＩ、ＱＰ２．ＱＰ３．ＱＰ４と、Ｎチ
ャネルＭＯ３）ランジスタＱＮＩ、ＱＮ２゜ＱＮ３．Ｑ
Ｎ４の各ゲート電極は入力端子１１゜■２に接続され、
出力端子０１と電源端子ＶＤＤ間には、ＰチャネルＭＯ
８）ランジスタが必ず二段直列接続されており、圧力端
子０１と接地端子ＧＮＤとの間にはＮチャネルＭＯ８）
ランジスタが必ず二段直列接続された構成になっている
。
この様な構成をとることにより、サブスレッショルド電
流が減少できる事を第２図、第３図で説明する。
流が減少できる事を第２図、第３図で説明する。
第２図および第３図において、ＮチャネルＭＯ’ Ｓ
）ランジスタとＰチャネルＭＯ８）ランジスタのサブス
レッショルド電流特性を示す。まず、第２図のＮチャネ
ルＭＯ３）ランジスタのサブスレッショルド電流特性に
ついて説明する。第２図は、チャネル長０．８μｍ、チ
ャネル幅１５μｍ１電源電圧１ｖのサブスレッショルド
電流を、横軸にゲート電圧をとってプロットした特性図
である。
）ランジスタとＰチャネルＭＯ８）ランジスタのサブス
レッショルド電流特性を示す。まず、第２図のＮチャネ
ルＭＯ３）ランジスタのサブスレッショルド電流特性に
ついて説明する。第２図は、チャネル長０．８μｍ、チ
ャネル幅１５μｍ１電源電圧１ｖのサブスレッショルド
電流を、横軸にゲート電圧をとってプロットした特性図
である。
第２図に示す様に、二段直列接続した場合のサブスレッ
ショルド電流は一段の場合の約１１５に減少している。
ショルド電流は一段の場合の約１１５に減少している。
また、温度が２５℃から１００℃に変化すると１０倍以
上サブスレッショルド電流が増加していることがわかる
。従って、第１図（ａ）。
上サブスレッショルド電流が増加していることがわかる
。従って、第１図（ａ）。
（ｂ）、 （ｃ）の様にＮチャネルＭＯ８）ランジスタ
を二段接続することにより、論理状態によっては定常電
流が約１１５に低減できることがわかる。
を二段接続することにより、論理状態によっては定常電
流が約１１５に低減できることがわかる。
同様にして、ＰチャネルＭＯ３）ランジスタについてプ
ロットした特性図が第３図であり、この場合チャネル長
１．０μｍ、チャネル幅１５μｍ。
ロットした特性図が第３図であり、この場合チャネル長
１．０μｍ、チャネル幅１５μｍ。
電源電圧１ｖである。この場合もＮチャネルＭＯＳトラ
ンジスタ同様サブスレッショルド電流は、二段直列接続
することで約１／１０に減少している。
ンジスタ同様サブスレッショルド電流は、二段直列接続
することで約１／１０に減少している。
次に第４図を用いて、実際の回路での定常電流について
説明する。第４図は第１図（ａ）、 （ｂ）。
説明する。第４図は第１図（ａ）、 （ｂ）。
（Ｃ）の論理ゲートを用いて構成されたディジタル回路
の第１図（ｄ）の定常電流特性を、各入力論理状態によ
って変化する様子を従来例と比較してプロットした特性
図である。横軸は、入力■１〜Ｉ４の各論理レベルを示
す。同図かられかるように、従来例（点線）と比較して
本実施例（実線）では、平均で約１／２に減少しており
、論理状態によっては１／１０以下に低減されている。
の第１図（ｄ）の定常電流特性を、各入力論理状態によ
って変化する様子を従来例と比較してプロットした特性
図である。横軸は、入力■１〜Ｉ４の各論理レベルを示
す。同図かられかるように、従来例（点線）と比較して
本実施例（実線）では、平均で約１／２に減少しており
、論理状態によっては１／１０以下に低減されている。
なお本実施例では二段直列接続された場合についてのみ
示したが、動作速度に問題がない限り、それ以上の段数
直列接続してもなんら問題ない。
示したが、動作速度に問題がない限り、それ以上の段数
直列接続してもなんら問題ない。
口発明の効果〕
以上説明した様に、本発明によれば、低電圧で動作し、
定常状態での消費電流の少ない低消費電力のＣＭＯＳデ
ィジタル集積回路が容易に実現できるという効果がある
。
定常状態での消費電流の少ない低消費電力のＣＭＯＳデ
ィジタル集積回路が容易に実現できるという効果がある
。
第１図（ａ）は本発明の第１の実施例のインバータを示
す回路図、第１図（ｂ）は本発明の第２の実施例の２人
力ＮＡＮＤゲートを示す薗路図、第１図（ｃ）は本発明
の第３の実施例の２人力ＮＯＲゲートを示す回路図、第
１図（ｄ）は第１図（ａ）乃至第１図（ｃ）の論理ゲー
トを用いて構成されたディジタル回路を示すブロック図
、第２図はＮチャネルＭＯ８）ランジスタのサブスレッ
ショルド電流特性を示した特性図、第３図はＰチャネル
ＭＯ３）ランジスタのサブスレッショルド電流特性を示
した特性図、第４図は第１図（ｄ）の回路の定常電流特
性を示した特性図、第５図（ａ）乃至第５図（Ｃ）はい
ずれも従来のｃｈｔｏｓディジタル集積回路に使用され
る論理ゲートのトランジスタ回路を示す回路図である。 ＩＩ、Ｉ２．Ｉ３．Ｉ４・・・・・・入力端子、Ｏｌ・
・・・・・出力端子、ＶＤＤ・・・・・・電源端子、Ｇ
ＮＤ・・・・・・接地端子、ＱＰＩ、ＱＰ２．ＱＰ３．
ＱＰ４・・・・・ＰチャネルＭＯ８）ランジスタ、ＱＮ
Ｉ、ＱＮ２゜ＱＮ３．ＱＮ４・・・・ＮチャネルＭＯ８
）ランジスタ。 代理人 弁理士 内 原 晋 ケ―と電β（−Ｖ） 第２閉 η：’−）ｔＪ ｃｖ） 第３圓 第４圓
す回路図、第１図（ｂ）は本発明の第２の実施例の２人
力ＮＡＮＤゲートを示す薗路図、第１図（ｃ）は本発明
の第３の実施例の２人力ＮＯＲゲートを示す回路図、第
１図（ｄ）は第１図（ａ）乃至第１図（ｃ）の論理ゲー
トを用いて構成されたディジタル回路を示すブロック図
、第２図はＮチャネルＭＯ８）ランジスタのサブスレッ
ショルド電流特性を示した特性図、第３図はＰチャネル
ＭＯ３）ランジスタのサブスレッショルド電流特性を示
した特性図、第４図は第１図（ｄ）の回路の定常電流特
性を示した特性図、第５図（ａ）乃至第５図（Ｃ）はい
ずれも従来のｃｈｔｏｓディジタル集積回路に使用され
る論理ゲートのトランジスタ回路を示す回路図である。 ＩＩ、Ｉ２．Ｉ３．Ｉ４・・・・・・入力端子、Ｏｌ・
・・・・・出力端子、ＶＤＤ・・・・・・電源端子、Ｇ
ＮＤ・・・・・・接地端子、ＱＰＩ、ＱＰ２．ＱＰ３．
ＱＰ４・・・・・ＰチャネルＭＯ８）ランジスタ、ＱＮ
Ｉ、ＱＮ２゜ＱＮ３．ＱＮ４・・・・ＮチャネルＭＯ８
）ランジスタ。 代理人 弁理士 内 原 晋 ケ―と電β（−Ｖ） 第２閉 η：’−）ｔＪ ｃｖ） 第３圓 第４圓
Claims (1)
- 出力端子と第１の電源との間に、２個のＰチャネルトラ
ンジスタの直列体が少なくとも接続され、前記出力端子
と第２の電源との間に、２個のＮチャネルトランジスタ
の直列体が少なくとも接続されて、論理ゲートを構成す
ることを特徴とするＣＭＯＳディジタル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306555A JPH04178018A (ja) | 1990-11-13 | 1990-11-13 | Ｃｍｏｓディジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306555A JPH04178018A (ja) | 1990-11-13 | 1990-11-13 | Ｃｍｏｓディジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178018A true JPH04178018A (ja) | 1992-06-25 |
Family
ID=17958460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306555A Pending JPH04178018A (ja) | 1990-11-13 | 1990-11-13 | Ｃｍｏｓディジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736976A1 (en) * | 1994-04-01 | 1996-10-09 | Yozan Inc. | Inverter circuit |
| JP2007180797A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
-
1990
- 1990-11-13 JP JP2306555A patent/JPH04178018A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736976A1 (en) * | 1994-04-01 | 1996-10-09 | Yozan Inc. | Inverter circuit |
| JP2007180797A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
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