JPH04178018A - Cmosディジタル集積回路 - Google Patents
Cmosディジタル集積回路Info
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- JPH04178018A JPH04178018A JP2306555A JP30655590A JPH04178018A JP H04178018 A JPH04178018 A JP H04178018A JP 2306555 A JP2306555 A JP 2306555A JP 30655590 A JP30655590 A JP 30655590A JP H04178018 A JPH04178018 A JP H04178018A
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- JP
- Japan
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- series
- cmos digital
- transistors
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- 238000010586 diagram Methods 0.000 description 17
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCMOSディジタル集積回路に関し、特に低電
圧で動作する低消費電力のCMOSディジタル集積回路
に関する。
圧で動作する低消費電力のCMOSディジタル集積回路
に関する。
CMOSディジタル集積回路は、定常状態での消費電力
が非常に少ない為、低消費電力の電子装置に積極的に利
用されている。また、ノイズに強いという特徴を持って
いる為に、電池等で低電圧で動作させる携帯用の電子装
置にも利用されている。特に時計や、電卓、ポケットベ
ル等の携帯用電子装置では、使用している集積回路の消
費電力によって、電池の消耗度が決まってしまう。この
為、0MO8)ランジスタの様な低消費電力の必要性が
高くなる。この様なニーズに対応するべく実用化されて
いるのが、低電圧動作用CMOSディジタル集積回路で
ある。
が非常に少ない為、低消費電力の電子装置に積極的に利
用されている。また、ノイズに強いという特徴を持って
いる為に、電池等で低電圧で動作させる携帯用の電子装
置にも利用されている。特に時計や、電卓、ポケットベ
ル等の携帯用電子装置では、使用している集積回路の消
費電力によって、電池の消耗度が決まってしまう。この
為、0MO8)ランジスタの様な低消費電力の必要性が
高くなる。この様なニーズに対応するべく実用化されて
いるのが、低電圧動作用CMOSディジタル集積回路で
ある。
以下、第5図(a)、第5図(b)、第5図(c)を参
照しながら、従来の低電圧同作用CMOSディジタル集
積回路について説明する。
照しながら、従来の低電圧同作用CMOSディジタル集
積回路について説明する。
これら第5図(a)、 (b)、 (c)では、それぞ
れ従来の低電圧動作用CMOSディジタル集積回路に使
用さhる代表的な論理ゲートのトランジスタ回路図が示
されており、このうち第5図(a)はインバータ、第5
図(b)は2人力NANDゲート、第5図(C)は2人
力NORゲートの各回路図である。
れ従来の低電圧動作用CMOSディジタル集積回路に使
用さhる代表的な論理ゲートのトランジスタ回路図が示
されており、このうち第5図(a)はインバータ、第5
図(b)は2人力NANDゲート、第5図(C)は2人
力NORゲートの各回路図である。
第5図(a)において、本実施例のインバータは、入カ
ニ1と、出力01との間に、P、Nチャネルトランジス
タQPI、QN2の直列体からなる。
ニ1と、出力01との間に、P、Nチャネルトランジス
タQPI、QN2の直列体からなる。
第5図(b)に示す様に、PチャネルMOSトランジス
タQPI、QP2は出力端子01と電源端子VDDと間
に並列接続され、NチャネルMOSトランジスタQNI
、QN2は圧力端子01と接地端子GND間に直列接続
されており、Pチャネル、NチャネルトランジスタQP
I、QN2.Pチャネル、NチャネルトランジスタQP
2.QNlそれぞれのゲート端子が入力端子II、I2
に接続されている。
タQPI、QP2は出力端子01と電源端子VDDと間
に並列接続され、NチャネルMOSトランジスタQNI
、QN2は圧力端子01と接地端子GND間に直列接続
されており、Pチャネル、NチャネルトランジスタQP
I、QN2.Pチャネル、NチャネルトランジスタQP
2.QNlそれぞれのゲート端子が入力端子II、I2
に接続されている。
第5図(a)のインバータを例にとり動作を説明すると
、入力端子■1にロウレベルの電圧が印加されると、N
チャネルMO8)ランジスタQNIがしゃ断し、Pチャ
ネルMO8)ランジスタQP1が導通して、出力端子O
1はハイレベルになる。
、入力端子■1にロウレベルの電圧が印加されると、N
チャネルMO8)ランジスタQNIがしゃ断し、Pチャ
ネルMO8)ランジスタQP1が導通して、出力端子O
1はハイレベルになる。
逆に、入力端子■lにハイレベルが印加されると、Nチ
ャネルMOSトランジスタQNIが導通し、茶5図(c
)の2人力NORケートは、第5図(b)の回路と並列
関係が直列関係に、直列関係が並列関係にそれぞれ接続
がなっている。PチャネルMOSトランジスタQPIが
しゃ断して、出力端子01はロウレベルになる。従って
、PチャネルM○SトランジスタQPIと、Nチャネル
MOSトランジスタQNIは定常状態ではどちらか一方
がしゃ断状態にある為、電源端子VDDと接地端子GN
Dとの間にはほとんど電流は流れない。入力端子■1に
加わる信号がロウレベルからノ・イレベルあるいはハイ
レベルからロウレベルに変化する過渡状態においてのみ
圧力端子O1に接続される負荷の充放電電流、および電
源端子VDDと接地端子GND間の貫通電流が流れる。
ャネルMOSトランジスタQNIが導通し、茶5図(c
)の2人力NORケートは、第5図(b)の回路と並列
関係が直列関係に、直列関係が並列関係にそれぞれ接続
がなっている。PチャネルMOSトランジスタQPIが
しゃ断して、出力端子01はロウレベルになる。従って
、PチャネルM○SトランジスタQPIと、Nチャネル
MOSトランジスタQNIは定常状態ではどちらか一方
がしゃ断状態にある為、電源端子VDDと接地端子GN
Dとの間にはほとんど電流は流れない。入力端子■1に
加わる信号がロウレベルからノ・イレベルあるいはハイ
レベルからロウレベルに変化する過渡状態においてのみ
圧力端子O1に接続される負荷の充放電電流、および電
源端子VDDと接地端子GND間の貫通電流が流れる。
これが、CMO8の低消費電力の理由であり、信号の変
化回数が少なければ少ないほど充放電電流および貫通電
流は少なくなり、低消費電力性が顕著になる。なお、定
常状態ではほとんど電流は流れないと述ベタカ、実際に
はMOS)ランジスタのサブスレッショルド電流および
接合リーク電流はわずかであるが流れている。一般のC
MOSディジタル回路では、5v1!圧が使用され、M
OS)ランジスタのしきい値電圧は1■前後に設定され
ているが、1■程度の低電圧で動作するCMOSディジ
タル回路では、しきい電圧は0.4 V程度に設定して
いる。従って、従来よりもサブスレッショルド11Ht
が増加する傾向にある。
化回数が少なければ少ないほど充放電電流および貫通電
流は少なくなり、低消費電力性が顕著になる。なお、定
常状態ではほとんど電流は流れないと述ベタカ、実際に
はMOS)ランジスタのサブスレッショルド電流および
接合リーク電流はわずかであるが流れている。一般のC
MOSディジタル回路では、5v1!圧が使用され、M
OS)ランジスタのしきい値電圧は1■前後に設定され
ているが、1■程度の低電圧で動作するCMOSディジ
タル回路では、しきい電圧は0.4 V程度に設定して
いる。従って、従来よりもサブスレッショルド11Ht
が増加する傾向にある。
従来の低電圧用CMOSディジタル集積回路では、第5
図(a)、 (b)、 (c)に示す様に、出力端子と
電源端子との間に、PチャネルMO8)ランシスタ圧力
端子と接地端子間にNチャネルMO8)ランジスタを、
特にPチャネルMO8)ランジスタが並列接続ならばN
チャネルMO8)ランジスタを直列接続、逆にPチャネ
ルMO3)ランジスタが直列接続ならばNチャネルMO
Sトランジスタは並列接続して構成されるNANDゲー
トやNORゲートで論理回路が実現されていた。すなわ
ち、圧力端子と電源端子にはPチャネルMO8)ランシ
スタが直列に1段しか接続されない第5図(a)、 (
b)のようなインバータやNANDゲート、および出力
端子と接地端子間にはNチャネルMOSトランジスタが
直列に1段しか接続されない第5図(a)、 (c)の
ようなインバータやNORゲートが使用されていた。従
って、低電圧動作を実現する為に、論理ゲートを構成す
るMOS)ランジスタのしきい値電圧を0.4v程度に
低下させると、サブスレッショルド電流が増加し、定常
状態での消費電流が増加するという欠点があった。前述
の問題は、特に携帯用の電子装置では使用する電池の消
耗度を決定する重要な問題であり、サブスレッショルド
電流の特性から温度が上昇するとさらに深刻である。ま
た、回路の動作周波数が低ければ低いほど、動作時に消
費する電流が減少する為、この定常状態での消費電流が
占める割合が増加し、顕著になってくる。この問題解決
するには、MOS)ランジスタのしきい値電圧を高くす
れば良いが、そうすると低電圧での動作が非常に遅くな
ってしまうという欠点がある。
図(a)、 (b)、 (c)に示す様に、出力端子と
電源端子との間に、PチャネルMO8)ランシスタ圧力
端子と接地端子間にNチャネルMO8)ランジスタを、
特にPチャネルMO8)ランジスタが並列接続ならばN
チャネルMO8)ランジスタを直列接続、逆にPチャネ
ルMO3)ランジスタが直列接続ならばNチャネルMO
Sトランジスタは並列接続して構成されるNANDゲー
トやNORゲートで論理回路が実現されていた。すなわ
ち、圧力端子と電源端子にはPチャネルMO8)ランシ
スタが直列に1段しか接続されない第5図(a)、 (
b)のようなインバータやNANDゲート、および出力
端子と接地端子間にはNチャネルMOSトランジスタが
直列に1段しか接続されない第5図(a)、 (c)の
ようなインバータやNORゲートが使用されていた。従
って、低電圧動作を実現する為に、論理ゲートを構成す
るMOS)ランジスタのしきい値電圧を0.4v程度に
低下させると、サブスレッショルド電流が増加し、定常
状態での消費電流が増加するという欠点があった。前述
の問題は、特に携帯用の電子装置では使用する電池の消
耗度を決定する重要な問題であり、サブスレッショルド
電流の特性から温度が上昇するとさらに深刻である。ま
た、回路の動作周波数が低ければ低いほど、動作時に消
費する電流が減少する為、この定常状態での消費電流が
占める割合が増加し、顕著になってくる。この問題解決
するには、MOS)ランジスタのしきい値電圧を高くす
れば良いが、そうすると低電圧での動作が非常に遅くな
ってしまうという欠点がある。
本発明の目的は、前記欠点が解決され、消費電流が少な
く、かつ高速で動作するようにしたCMOSディジタル
集積回路を提供することにある。
く、かつ高速で動作するようにしたCMOSディジタル
集積回路を提供することにある。
本発明のCMOSディジタル集積回路の構成は、出力端
子と第1の電源との間に、2個のPチャネルトランジス
タの直列体が少なくとも接続され、前記出力端子と第2
の電源との間に、2個のNチャネルトランジスタの直列
体が少なくとも接続されて、論理ゲートを構成すること
を特徴とする。
子と第1の電源との間に、2個のPチャネルトランジス
タの直列体が少なくとも接続され、前記出力端子と第2
の電源との間に、2個のNチャネルトランジスタの直列
体が少なくとも接続されて、論理ゲートを構成すること
を特徴とする。
次に図面を参照しながら本発明を説明する。
第1図(a)は本発明の第1の実施例のインバータを示
す回路図、第1図(b)は本発明の第2の実施例の2人
力NANDゲートを示す回路図、第1図(c)は本発明
の第3の実施例の2人力NORゲートを示す回路図であ
る。
す回路図、第1図(b)は本発明の第2の実施例の2人
力NANDゲートを示す回路図、第1図(c)は本発明
の第3の実施例の2人力NORゲートを示す回路図であ
る。
第1図(a)において、本実施例のインバータは、VD
D低電圧電源と圧力01との間に、Pチャネルトランジ
スタQPI、QP2の直列体が接続され、圧力01と接
地GNDとの間にNチャネルトランジスタQNI、QN
2の直列体が接続され、こレラスべてのトランジスタの
ゲートを製造して、入力■1としている。
D低電圧電源と圧力01との間に、Pチャネルトランジ
スタQPI、QP2の直列体が接続され、圧力01と接
地GNDとの間にNチャネルトランジスタQNI、QN
2の直列体が接続され、こレラスべてのトランジスタの
ゲートを製造して、入力■1としている。
第1図(b)において、本実施例の2人力NANDゲー
トは第1図(a)の回路にさらに、Pチャネルトランジ
スタQP3.QP4との直列体が付加されている。
トは第1図(a)の回路にさらに、Pチャネルトランジ
スタQP3.QP4との直列体が付加されている。
第1図(c)において、本実施例の2人力NORケート
は第1図(a)の回路にさらに、Nチャネルトランジス
タQN3.QN4の直列体が付加されている。
は第1図(a)の回路にさらに、Nチャネルトランジス
タQN3.QN4の直列体が付加されている。
第1図(d)において、第1図(a)のインバータ23
と、第1図(b)の2人力NANDゲート22と、第1
図(c)の2人力NORゲー)20,21とが接続され
ている。
と、第1図(b)の2人力NANDゲート22と、第1
図(c)の2人力NORゲー)20,21とが接続され
ている。
まず第1図(b)、 (c)の様に、PチャネルMOS
トランジスタQPI、QP2.QP3.QP4と、Nチ
ャネルMO3)ランジスタQNI、QN2゜QN3.Q
N4の各ゲート電極は入力端子11゜■2に接続され、
出力端子01と電源端子VDD間には、PチャネルMO
8)ランジスタが必ず二段直列接続されており、圧力端
子01と接地端子GNDとの間にはNチャネルMO8)
ランジスタが必ず二段直列接続された構成になっている
。
トランジスタQPI、QP2.QP3.QP4と、Nチ
ャネルMO3)ランジスタQNI、QN2゜QN3.Q
N4の各ゲート電極は入力端子11゜■2に接続され、
出力端子01と電源端子VDD間には、PチャネルMO
8)ランジスタが必ず二段直列接続されており、圧力端
子01と接地端子GNDとの間にはNチャネルMO8)
ランジスタが必ず二段直列接続された構成になっている
。
この様な構成をとることにより、サブスレッショルド電
流が減少できる事を第2図、第3図で説明する。
流が減少できる事を第2図、第3図で説明する。
第2図および第3図において、NチャネルMO’ S
)ランジスタとPチャネルMO8)ランジスタのサブス
レッショルド電流特性を示す。まず、第2図のNチャネ
ルMO3)ランジスタのサブスレッショルド電流特性に
ついて説明する。第2図は、チャネル長0.8μm、チ
ャネル幅15μm1電源電圧1vのサブスレッショルド
電流を、横軸にゲート電圧をとってプロットした特性図
である。
)ランジスタとPチャネルMO8)ランジスタのサブス
レッショルド電流特性を示す。まず、第2図のNチャネ
ルMO3)ランジスタのサブスレッショルド電流特性に
ついて説明する。第2図は、チャネル長0.8μm、チ
ャネル幅15μm1電源電圧1vのサブスレッショルド
電流を、横軸にゲート電圧をとってプロットした特性図
である。
第2図に示す様に、二段直列接続した場合のサブスレッ
ショルド電流は一段の場合の約115に減少している。
ショルド電流は一段の場合の約115に減少している。
また、温度が25℃から100℃に変化すると10倍以
上サブスレッショルド電流が増加していることがわかる
。従って、第1図(a)。
上サブスレッショルド電流が増加していることがわかる
。従って、第1図(a)。
(b)、 (c)の様にNチャネルMO8)ランジスタ
を二段接続することにより、論理状態によっては定常電
流が約115に低減できることがわかる。
を二段接続することにより、論理状態によっては定常電
流が約115に低減できることがわかる。
同様にして、PチャネルMO3)ランジスタについてプ
ロットした特性図が第3図であり、この場合チャネル長
1.0μm、チャネル幅15μm。
ロットした特性図が第3図であり、この場合チャネル長
1.0μm、チャネル幅15μm。
電源電圧1vである。この場合もNチャネルMOSトラ
ンジスタ同様サブスレッショルド電流は、二段直列接続
することで約1/10に減少している。
ンジスタ同様サブスレッショルド電流は、二段直列接続
することで約1/10に減少している。
次に第4図を用いて、実際の回路での定常電流について
説明する。第4図は第1図(a)、 (b)。
説明する。第4図は第1図(a)、 (b)。
(C)の論理ゲートを用いて構成されたディジタル回路
の第1図(d)の定常電流特性を、各入力論理状態によ
って変化する様子を従来例と比較してプロットした特性
図である。横軸は、入力■1〜I4の各論理レベルを示
す。同図かられかるように、従来例(点線)と比較して
本実施例(実線)では、平均で約1/2に減少しており
、論理状態によっては1/10以下に低減されている。
の第1図(d)の定常電流特性を、各入力論理状態によ
って変化する様子を従来例と比較してプロットした特性
図である。横軸は、入力■1〜I4の各論理レベルを示
す。同図かられかるように、従来例(点線)と比較して
本実施例(実線)では、平均で約1/2に減少しており
、論理状態によっては1/10以下に低減されている。
なお本実施例では二段直列接続された場合についてのみ
示したが、動作速度に問題がない限り、それ以上の段数
直列接続してもなんら問題ない。
示したが、動作速度に問題がない限り、それ以上の段数
直列接続してもなんら問題ない。
口発明の効果〕
以上説明した様に、本発明によれば、低電圧で動作し、
定常状態での消費電流の少ない低消費電力のCMOSデ
ィジタル集積回路が容易に実現できるという効果がある
。
定常状態での消費電流の少ない低消費電力のCMOSデ
ィジタル集積回路が容易に実現できるという効果がある
。
第1図(a)は本発明の第1の実施例のインバータを示
す回路図、第1図(b)は本発明の第2の実施例の2人
力NANDゲートを示す薗路図、第1図(c)は本発明
の第3の実施例の2人力NORゲートを示す回路図、第
1図(d)は第1図(a)乃至第1図(c)の論理ゲー
トを用いて構成されたディジタル回路を示すブロック図
、第2図はNチャネルMO8)ランジスタのサブスレッ
ショルド電流特性を示した特性図、第3図はPチャネル
MO3)ランジスタのサブスレッショルド電流特性を示
した特性図、第4図は第1図(d)の回路の定常電流特
性を示した特性図、第5図(a)乃至第5図(C)はい
ずれも従来のchtosディジタル集積回路に使用され
る論理ゲートのトランジスタ回路を示す回路図である。 II、I2.I3.I4・・・・・・入力端子、Ol・
・・・・・出力端子、VDD・・・・・・電源端子、G
ND・・・・・・接地端子、QPI、QP2.QP3.
QP4・・・・・PチャネルMO8)ランジスタ、QN
I、QN2゜QN3.QN4・・・・NチャネルMO8
)ランジスタ。 代理人 弁理士 内 原 晋 ケ―と電β(−V) 第2閉 η:’−)tJ cv) 第3圓 第4圓
す回路図、第1図(b)は本発明の第2の実施例の2人
力NANDゲートを示す薗路図、第1図(c)は本発明
の第3の実施例の2人力NORゲートを示す回路図、第
1図(d)は第1図(a)乃至第1図(c)の論理ゲー
トを用いて構成されたディジタル回路を示すブロック図
、第2図はNチャネルMO8)ランジスタのサブスレッ
ショルド電流特性を示した特性図、第3図はPチャネル
MO3)ランジスタのサブスレッショルド電流特性を示
した特性図、第4図は第1図(d)の回路の定常電流特
性を示した特性図、第5図(a)乃至第5図(C)はい
ずれも従来のchtosディジタル集積回路に使用され
る論理ゲートのトランジスタ回路を示す回路図である。 II、I2.I3.I4・・・・・・入力端子、Ol・
・・・・・出力端子、VDD・・・・・・電源端子、G
ND・・・・・・接地端子、QPI、QP2.QP3.
QP4・・・・・PチャネルMO8)ランジスタ、QN
I、QN2゜QN3.QN4・・・・NチャネルMO8
)ランジスタ。 代理人 弁理士 内 原 晋 ケ―と電β(−V) 第2閉 η:’−)tJ cv) 第3圓 第4圓
Claims (1)
- 出力端子と第1の電源との間に、2個のPチャネルトラ
ンジスタの直列体が少なくとも接続され、前記出力端子
と第2の電源との間に、2個のNチャネルトランジスタ
の直列体が少なくとも接続されて、論理ゲートを構成す
ることを特徴とするCMOSディジタル集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2306555A JPH04178018A (ja) | 1990-11-13 | 1990-11-13 | Cmosディジタル集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2306555A JPH04178018A (ja) | 1990-11-13 | 1990-11-13 | Cmosディジタル集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04178018A true JPH04178018A (ja) | 1992-06-25 |
Family
ID=17958460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2306555A Pending JPH04178018A (ja) | 1990-11-13 | 1990-11-13 | Cmosディジタル集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04178018A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0736976A1 (en) * | 1994-04-01 | 1996-10-09 | Yozan Inc. | Inverter circuit |
JP2007180797A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
-
1990
- 1990-11-13 JP JP2306555A patent/JPH04178018A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0736976A1 (en) * | 1994-04-01 | 1996-10-09 | Yozan Inc. | Inverter circuit |
JP2007180797A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
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