CN202435380U - 基于阈值逻辑的set/mos混合结构的加法器 - Google Patents
基于阈值逻辑的set/mos混合结构的加法器 Download PDFInfo
- Publication number
- CN202435380U CN202435380U CN2012200014443U CN201220001444U CN202435380U CN 202435380 U CN202435380 U CN 202435380U CN 2012200014443 U CN2012200014443 U CN 2012200014443U CN 201220001444 U CN201220001444 U CN 201220001444U CN 202435380 U CN202435380 U CN 202435380U
- Authority
- CN
- China
- Prior art keywords
- adder
- circuit
- input
- mos
- metal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
本实用新型涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构的加法器，其仅由2个阈值逻辑门和1个反相器构成,共消耗3个PMOS管，3个NMOS管和3个SET。输入输出电压间具有较好的兼容性，输出电压摆幅为0.67V，有利于驱动下一级的电路，能够与其它电路进行集成设计。整个电路的平均功耗仅为20nW。与传统的基于CMOS技术的加法器相比，电路功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该加法器能够作为一个基本的算术单元，在数字信号处理器，微处理器，微控制器以及存储器等系统中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。
Description
技术领域
本实用新型涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SET/MOS混合结构的加法器。
背景技术
加法器作为一种最基本的算术逻辑单元，通常应用于数字信号处理器、微处理器、微控制器、存储器等电路的关键路径中。加法器的性能对于整个电路的性能具有很大的影响。随着半导体技术的发展，集成电路向着高集成度、低功耗的方向迅速地发展。传统的基于CMOS技术的加法器需要消耗较大的功耗，电路结构较为复杂，集成度不高，已经不能够满足新性能的要求。
发明内容
本实用新型的目的是提供一种基于阈值逻辑的SET/MOS混合结构的加法器, 能够实现二进制数的相加，输出和以及进位。
本实用新型采用以下方案实现：一种基于阈值逻辑的SET/MOS混合结构的加法器，其特征在于: 包括一个三输入阈值逻辑门、一个四输入阈值逻辑门以及一反相器；所述三输入阈值逻辑门的三个输入端与所述四输入阈值逻辑门的第一、二、三输入端两两连接在一起，所述三输入阈值逻辑门的输出端与所述四输入阈值逻辑门的第四输入端、反相器的输入端连接；所述三、四输入阈值逻辑门由SET/MOS混合电路构成。
在本实用新型一实施例中，所述的反相器由单端输入的SET/MOS混合电路构成。
在本实用新型一实施例中，所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端V dd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，其与所述NMOS管的源极连接。
本实用新型利用SET具有的库仑阻塞振荡效应和多栅输入特性，以及与MOS管相兼容的特点，实现了基于阈值逻辑的SET/MOS混合结构的加法器。由于阈值逻辑强大的逻辑功能，该电路仅由2个阈值逻辑门和1个反相器构成，共消耗3个PMOS管，3个NMOS管和3个SET。整个电路的平均功耗仅为20nW。该加法器的输入输出电压具有较好的兼容性，具有较大的输出摆幅(0.67V)，有利于驱动下一级的电路，能够与其它电路进行集成设计。与传统的基于CMOS技术的加法器相比，该加法器的功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该加法器能够作为一个基本的算术单元，在数字信号处理器，微处理器，微控制器以及存储器等系统中得到应用，有利于降低电路功耗，节省芯片面积，提高电路的集成度。
附图说明
图1为多栅输入SET/MOS混合电路原理图。
图2为SET/MOS混合结构的V in-V out特性曲线。
图3a为SET/MOS混合结构加法器的原理图。
图3b为三输入SET/MOS混合结构电路原理图。
图3c为四输入SET/MOS混合结构电路原理图。
图4为SET/MOS混合结构加法器的仿真特性曲线。
具体实施方式
下面结合附图及实施例对本实用新型做进一步说明。
如图3a所示，本实用新型提供一种基于阈值逻辑的SET/MOS混合结构的加法器，其特征在于: 包括一个三输入阈值逻辑门、一个四输入阈值逻辑门以及一反相器；所述三输入阈值逻辑门的三个输入端与所述四输入阈值逻辑门的第一、二、三输入端两两连接在一起，所述三输入阈值逻辑门的输出端与所述四输入阈值逻辑门的第四输入端、反相器的输入端连接；所述三、四输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。
具体的说，本实用新型采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行加法器的设计。作为新一代纳米电子器件的典型代表，SET具有超小的器件尺寸和超低的电路功耗，有望替代CMOS器件成为制造下一代低功耗、高密度超大规模集成电路理想的基本器件。单电子晶体管能够与CMOS硅工艺相兼容，SET/MOS混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅。同时，SET/MOS混合电路可以不遵循传统的基于布尔逻辑的设计方法，而采用基于阈值逻辑的方法进行电路的设计。阈值逻辑的逻辑过程比布尔逻辑复杂，能够更有效地实现逻辑功能。因此，基于阈值逻辑的SET/MOS混合结构的设计方法，有望进一步增强电路的功能，提高电路的集成度。
本实用新型阈值逻辑的实现主要是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值，则输出为1，否则为0。阈值逻辑要满足的逻辑方程如式（1）所示，其中n为输入的个数，W i为输入X i对应的权重，θ为阈值。基于阈值逻辑的电路设计首先要确定电路的阈值逻辑表达式，关键是确定电路中各个输入的权重和电路的阈值。
加法器作为基本的运算单元，能够实现二进制数的相加，输出和以及进位。本实用新型所设计的是1位的加法器，输入记为(a, b, c i)，输出为(s, c o)。输入输出需要满足的逻辑如式（2），（3）所示。采用谱系数的方法可以将输出s, c o改写为阈值逻辑表达式如式（4），（5）所示，其中c o′为c o的逻辑取反。
(3) 
(4)
本实用新型采用多栅输入的SET/MOS混合电路来实现阈值逻辑功能，其结构如图1所示。该电路由1个PMOS管，1个NMOS管和1个多栅输入的SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小，一般为nA数量级，所以PMOS管应该工作在亚阈值区。NMOS管的栅极偏压V ng是固定的，其值略大于NMOS管的阈值电压V th, 使SET的漏极电压固定为V ng-V th。栅压V 1，V 2，……，V n通过电容耦合到库仑岛上。输入耦合电容组成了一个电容阵列用于计算总输入电压。根据阈值逻辑的定义，通过比较总输入电压与电路阈值就可以得到对应的输出逻辑。当总输入电压大于阈值时，输出为高电平（逻辑“1”）；当总输入电压小于阈值时，输出为低电平（逻辑“0”）。通过设置合适的电路参数，SET/MOS混合电路对应的输入输出（V in-V out）特性曲线如图2所示。V out随着V in的变化而变化。当输入电压超过某个数值（如图2中的400mV）时，输出实现从高电平到低电平（低电平到高电平）的跳变。该数值即为电路的阈值。通过偏置SET的背栅电压（V ctrl），就可以得到不同的阈值。因此该多栅输入的SET/MOS混合电路能够实现不同的阈值逻辑功能。
请继续参照图3a，本实用新型的电路仅由2个阈值逻辑门和1个反相器构成，其中反相器由单端输入的SET/MOS混合电路构成。和s由1个阈值逻辑门（TLG2）实现，进位c o由1个阈值逻辑门（TLG1）和一个反相器实现。TLG1和TLG2的电路图如图3b,图3c所示。
本实用新型采用SET与MOS管混合仿真的方法，利用HSPICE仿真器对本实用新型提出的加法器进行了功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型（Compact macromodel）。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22 nm的预测技术模型(Predictive technology model)。在该加法器电路中，除了单位输入耦合电容(C 1，C 2)外，两个阈值逻辑门具有相同的仿真参数，其中C 1对应于TLG1，C 2对应于TLG2。在电路中，电源电压V dd设置为0.80V，PMOS管和NMOS管的宽长比(W/L)均设为1/3，主要的电路仿真参数如表1所示。
表1
仿真得到的特性曲线如图4所示。输入信号a、b、c i 均设为方波，所加的波形满足三个输入的8种逻辑组合，输入的高低电平分别为0.8V和0V。仿真得到的输出波形F分别以0.07 V和0.74 V为低电平和高电平。从图中可以看出，该电路能够实现加法器的功能。
这里要说明的是，本实用新型要求保护的是硬件电路的连接特征，至于其它相关设计算法说明只是用于让一般技术人员更好的理解本实用新型。
以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所做的均等变化与修饰，皆应属本实用新型的涵盖范围。
Claims (3)
1.一种基于阈值逻辑的SET/MOS混合结构的加法器，其特征在于: 包括一个三输入阈值逻辑门、一个四输入阈值逻辑门以及一反相器；所述三输入阈值逻辑门的三个输入端与所述四输入阈值逻辑门的第一、二、三输入端两两连接在一起，所述三输入阈值逻辑门的输出端与所述四输入阈值逻辑门的第四输入端、反相器的输入端连接；所述三、四输入阈值逻辑门由SET/MOS混合电路构成。
2.根据权利要求1所述的基于阈值逻辑的SET/MOS混合结构的加法器，其特征在于:所述的反相器由单端输入的SET/MOS混合电路构成。
3.根据权利要求1或2所述的基于阈值逻辑的SET/MOS混合结构的加法器，其特征在于: 所述的SET/MOS混合电路包括：
一PMOS管，其源极接电源端V dd；
一NMOS管，其漏极与所述PMOS管的漏极连接；以及
一SET管，其与所述NMOS管的源极连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012200014443U CN202435380U (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构的加法器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012200014443U CN202435380U (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构的加法器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN202435380U true CN202435380U (zh) | 2012-09-12 |
Family
ID=46784788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012200014443U Expired - Fee Related CN202435380U (zh) | 2012-01-05 | 2012-01-05 | 基于阈值逻辑的set/mos混合结构的加法器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN202435380U (zh) |
-
2012
- 2012-01-05 CN CN2012200014443U patent/CN202435380U/zh not_active Expired - Fee Related
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN203675093U (zh) | 基于浮栅技术的动态异或门设计 | |
| Nishad et al. | Analysis of low power high performance XOR gate using GDI technique | |
| CN104202032A (zh) | 单相位时钟低电平异步复位低功耗触发器及其控制方法 | |
| CN103346780A (zh) | Mos管与单电子晶体管混合结构的可复用逻辑门 | |
| CN103279322A (zh) | Set/mos混合电路构成的阈值逻辑型超前进位加法器 | |
| CN104270145B (zh) | 一种多pdn型电流模rm逻辑电路 | |
| CN102611429B (zh) | 基于阈值逻辑的set/mos混合结构的加法器 | |
| CN203911880U (zh) | 一种由衬底控制的d触发器 | |
| CN102571071B (zh) | 基于阈值逻辑的set/mos混合结构乘法器单元 | |
| CN202435380U (zh) | 基于阈值逻辑的set/mos混合结构的加法器 | |
| CN102571076B (zh) | 基于阈值逻辑的set/mos混合结构的7-3计数器 | |
| CN202435379U (zh) | 基于阈值逻辑的set/mos混合结构乘法器单元 | |
| Moghaddam et al. | A low-voltage level shifter based on double-gate MOSFET | |
| CN202453865U (zh) | 基于阈值逻辑的set/mos混合结构2位乘法器 | |
| CN203324967U (zh) | Set/mos混合电路构成的阈值逻辑型超前进位加法器 | |
| CN202435382U (zh) | 基于阈值逻辑的set/mos混合结构的7-3计数器 | |
| CN103716039A (zh) | 一种基于浮栅mos管的增强型动态全加器设计 | |
| CN102545881B (zh) | 基于阈值逻辑的set/mos混合结构2位乘法器 | |
| CN202435377U (zh) | 基于set/mos混合结构的二进制码-格雷码转换器 | |
| CN202435358U (zh) | 基于set/mos混合结构的d触发器 | |
| CN102457266B (zh) | 基于阈值逻辑的set/mos混合结构的2:1复用器 | |
| CN202435386U (zh) | 基于set/mos混合结构的8-3编码器 | |
| CN202424681U (zh) | 基于阈值逻辑的set/mos混合结构的2:1复用器 | |
| Zhang et al. | Leakage Reduction of Power-Gating Sequential Circuits Based on Complementary Pass-Transistor Adiabatic Logic Circuits | |
| CN102545882A (zh) | 基于set/mos混合结构的可重构阈值逻辑单元 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120912 Termination date: 20180105 |