JPS62194736A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62194736A JPS62194736A JP61037783A JP3778386A JPS62194736A JP S62194736 A JPS62194736 A JP S62194736A JP 61037783 A JP61037783 A JP 61037783A JP 3778386 A JP3778386 A JP 3778386A JP S62194736 A JPS62194736 A JP S62194736A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000005669 field effect Effects 0.000 claims abstract description 19
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- NKSJNEHGWDZZQF-UHFFFAOYSA-N ethenyl(trimethoxy)silane Chemical compound CO[Si](OC)(OC)C=C NKSJNEHGWDZZQF-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、レベルの変化に起因するノイズを発生させ
ない半導体集積回路に関するものである。
ない半導体集積回路に関するものである。
第３図は相補型電界効果トランジスタによって構成され
た従来のインパーク回路を示す図である。
た従来のインパーク回路を示す図である。
この図において、１１は入力端子、１２は電源端子、１
３ば接地端子、１４は出力端子、１５はそのスレショー
ルド電圧がＶＴＨＰであるＰチャネル電界効果ｌ・ラン
ジスタ（以下Ｐ Ｍ ＯＳ Ｔ ｒと記す）、１６はそ
のスレシコールド電圧がＶＴＨＮであるＮチャネル電界
効果トランジスタ（以下Ｎ Ｍ ＯＳ Ｔ ｒと記ず）
である。
３ば接地端子、１４は出力端子、１５はそのスレショー
ルド電圧がＶＴＨＰであるＰチャネル電界効果ｌ・ラン
ジスタ（以下Ｐ Ｍ ＯＳ Ｔ ｒと記す）、１６はそ
のスレシコールド電圧がＶＴＨＮであるＮチャネル電界
効果トランジスタ（以下Ｎ Ｍ ＯＳ Ｔ ｒと記ず）
である。
いま、入力レベルがして出力レベルがＨの状態、ずなわ
ちＰＭＯ３Ｔｒ１５が導通状態（以下オンと記す）でＮ
ＭＯ８Ｔｒ１８が遮断状態（以下オフと記す）であると
する。次に、第４図（ａ）に示°すように入力レベルが
ＬからＨに変化するときを考えると、入力電位がＮＭＯ
３Ｔｒ１６のスレショールド電圧■マＨ〜を超えると、
ＮＭＯ３Ｔｒ１６がオフからオンに遷移し、入力電位が
電位Ｖｃｔ２−Ｖ丁１４−を超えると、ＰＭＯ３Ｔｒ１
５がオフとなり出力がＬとなる二 〔発明が解決しようとする問題点〕 上記のような従来のインバータ回路では、入力レベルが
ＬからＨに変化するときの電位がＶＴＨＮより大きくｖ
。（−Ｖ ｒｓ ｐより小さい期間において、ＰＭＯ３
Ｔｒ１５とＮＭＯ３Ｔｒ１６の両方がオンとなるため、
両トランジスタの内部７１流制限抵抗（幾何学的な寸法
で決まる）によって決まる第４図（ｂ）に示すような電
流、いわゆる貫通電流が流れる。
ちＰＭＯ３Ｔｒ１５が導通状態（以下オンと記す）でＮ
ＭＯ８Ｔｒ１８が遮断状態（以下オフと記す）であると
する。次に、第４図（ａ）に示°すように入力レベルが
ＬからＨに変化するときを考えると、入力電位がＮＭＯ
３Ｔｒ１６のスレショールド電圧■マＨ〜を超えると、
ＮＭＯ３Ｔｒ１６がオフからオンに遷移し、入力電位が
電位Ｖｃｔ２−Ｖ丁１４−を超えると、ＰＭＯ３Ｔｒ１
５がオフとなり出力がＬとなる二 〔発明が解決しようとする問題点〕 上記のような従来のインバータ回路では、入力レベルが
ＬからＨに変化するときの電位がＶＴＨＮより大きくｖ
。（−Ｖ ｒｓ ｐより小さい期間において、ＰＭＯ３
Ｔｒ１５とＮＭＯ３Ｔｒ１６の両方がオンとなるため、
両トランジスタの内部７１流制限抵抗（幾何学的な寸法
で決まる）によって決まる第４図（ｂ）に示すような電
流、いわゆる貫通電流が流れる。
すなわち、入力レベルのＬ−Ｈの変化に対し、出力レベ
ルはＨ−Ｌへと変化しインバータとして機能する。特に
、バッファ回路のように大きな出力駆動電流を要する回
路においては、出力段トランジスタの内部電流制限抵抗
が比較的小さい値となっているため、大きな貫通電流が
流れて論理回路におけるノイズ発生や誤動作の原因とな
るという問題点があった。
ルはＨ−Ｌへと変化しインバータとして機能する。特に
、バッファ回路のように大きな出力駆動電流を要する回
路においては、出力段トランジスタの内部電流制限抵抗
が比較的小さい値となっているため、大きな貫通電流が
流れて論理回路におけるノイズ発生や誤動作の原因とな
るという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、入力レベルの変化時に貫通電流が流れずに、１ノ
イズを発生させない半導体集積回路を得ることを目的と
する。
ので、入力レベルの変化時に貫通電流が流れずに、１ノ
イズを発生させない半導体集積回路を得ることを目的と
する。
この発明に係る半導体！ｉ積回路は、ＰチャネルとＮチ
ャネルの両電界効果トランンスタのゲート間に一定の電
位差を与えろ電位差発生手段を設けたものである。
ャネルの両電界効果トランンスタのゲート間に一定の電
位差を与えろ電位差発生手段を設けたものである。
この発明においては、第１のＰチャネル電界効果トラン
ジスタのゲートと第１のＮチャネル電界効果トランジス
タのゲート間に電位差発生手段によって一定の電位差が
生じるため、両電界効果トランジスタが同時にオンする
ことがない。
ジスタのゲートと第１のＮチャネル電界効果トランジス
タのゲート間に電位差発生手段によって一定の電位差が
生じるため、両電界効果トランジスタが同時にオンする
ことがない。
第１図はこの発明の半導体集積回路の一実施例を示す図
である。この図において、１は入力端子、２は第１の電
源に接続される電源端子、３は第２の電源、この場合は
接地に接続される接地端子、４は出力段ＰＭＯ８Ｔｒ１
５は出力段ＮＭＯ３Ｔｒ。
である。この図において、１は入力端子、２は第１の電
源に接続される電源端子、３は第２の電源、この場合は
接地に接続される接地端子、４は出力段ＰＭＯ８Ｔｒ１
５は出力段ＮＭＯ３Ｔｒ。
６は出力端子、７は駆動段ＰＭＯ３Ｔｒ、８ば駆動段Ｎ
ＭＯ３Ｔｒ、９は定電圧素子である。そして、駆動段Ｐ
ＭＯ３Ｔｒ７．ｉＫ動段Ｎ Ｍ ＯＳ Ｔ ｒｓおよび
定電圧素子９とで電位差発生手段１０が構成される。な
お、ここでは簡単のため出力段ＰＭＯ３Ｔｒ４．ｉＫ動
段ＰＭＯ３Ｔｒ７および出力段ＮＭＯ３Ｔｒ−５．駆動
段ＮＭＯ３Ｔｒ８のスレショールド電圧をそれぞれ−Ｖ
ＴＭ（１、ＶＴＩ４０ とする。
ＭＯ３Ｔｒ、９は定電圧素子である。そして、駆動段Ｐ
ＭＯ３Ｔｒ７．ｉＫ動段Ｎ Ｍ ＯＳ Ｔ ｒｓおよび
定電圧素子９とで電位差発生手段１０が構成される。な
お、ここでは簡単のため出力段ＰＭＯ３Ｔｒ４．ｉＫ動
段ＰＭＯ３Ｔｒ７および出力段ＮＭＯ３Ｔｒ−５．駆動
段ＮＭＯ３Ｔｒ８のスレショールド電圧をそれぞれ−Ｖ
ＴＭ（１、ＶＴＩ４０ とする。
次に動作について説明する。
いま、入力レベルおよび出力レベルがＬの状態、すなわ
ち駆動段ＰＭＯ３Ｔｒ７がオン、駆動段ＮＭＯ３Ｔｒ１
３がオフ、出力段ＰＭＯ３Ｔｒ４がオフ、出力段ＮＭＯ
３Ｔｒ５がオンの状態であるとする。
ち駆動段ＰＭＯ３Ｔｒ７がオン、駆動段ＮＭＯ３Ｔｒ１
３がオフ、出力段ＰＭＯ３Ｔｒ４がオフ、出力段ＮＭＯ
３Ｔｒ５がオンの状態であるとする。
次に、入力レベルが第２図（＆）に示すようにＬから■
（に変化する場合（この場合には出力レベルもＬからＨ
に遷移する）を考えると、入力電位がｗＡ＠段ＮＭＯ８
Ｔｒ８のスレショールド電圧Ｖ丁１４０を超える瞬間か
ら駆動段貫通電流が流れ始め、Ｖ ｃｃ−Ｖ ＴＨＯに
入力電位が到達するまでは、駆動段ＰＭＯ３Ｔｒ７およ
び駆動段ＮＭＯ８Ｔｒ８に貫通電流が流れるが、この値
は、駆動段Ｐ Ｍ ＯＳ Ｔ ｒ７および駆動段ＮＭＯ
３Ｔｒ８の内部電流制限抵抗が、出力段ＰＭＯ３Ｔｒ４
および出力段ＮＭＯ３Ｔｒ５のそれより高いために数段
小さいものとなる。
（に変化する場合（この場合には出力レベルもＬからＨ
に遷移する）を考えると、入力電位がｗＡ＠段ＮＭＯ８
Ｔｒ８のスレショールド電圧Ｖ丁１４０を超える瞬間か
ら駆動段貫通電流が流れ始め、Ｖ ｃｃ−Ｖ ＴＨＯに
入力電位が到達するまでは、駆動段ＰＭＯ３Ｔｒ７およ
び駆動段ＮＭＯ８Ｔｒ８に貫通電流が流れるが、この値
は、駆動段Ｐ Ｍ ＯＳ Ｔ ｒ７および駆動段ＮＭＯ
３Ｔｒ８の内部電流制限抵抗が、出力段ＰＭＯ３Ｔｒ４
および出力段ＮＭＯ３Ｔｒ５のそれより高いために数段
小さいものとなる。
一方、駆動段ＰＭＯ３Ｔｒ７および駆動段ＮＭＯ３Ｔｒ
８に貫通電流が流れ始めると、直ちに出力段ＰＭＯ３Ｔ
ｒ４および出力段ＮＭＯ３Ｔｒ５のゲート間に定電圧素
子９によって決まる電位が発生する。そして、入力が第
２図（１ｍ）に示すように変化するとき、定電圧素子９
による電位降下の値ｖＸを適当な範囲、例えば Ｖｃｅ ２ ＶＴＭＯ＜ Ｖ、 ＜ Ｖｃｃ
−ＶＴ１４０を満たすように設定することにより、出力
段ＰＭＯ３Ｔｒ４のゲート電位■１と出力段Ｎ Ｍ Ｏ
Ｓ Ｔ ｒｓのゲート電位■２は第２図（ｂ）に示すよ
うに変化する。
８に貫通電流が流れ始めると、直ちに出力段ＰＭＯ３Ｔ
ｒ４および出力段ＮＭＯ３Ｔｒ５のゲート間に定電圧素
子９によって決まる電位が発生する。そして、入力が第
２図（１ｍ）に示すように変化するとき、定電圧素子９
による電位降下の値ｖＸを適当な範囲、例えば Ｖｃｅ ２ ＶＴＭＯ＜ Ｖ、 ＜ Ｖｃｃ
−ＶＴ１４０を満たすように設定することにより、出力
段ＰＭＯ３Ｔｒ４のゲート電位■１と出力段Ｎ Ｍ Ｏ
Ｓ Ｔ ｒｓのゲート電位■２は第２図（ｂ）に示すよ
うに変化する。
すなわち、出力レベルがＬからＨに遷移する過程におい
て、出力段ＰＭＯ３Ｔｒ４がオンからオフに変化するＡ
点よりも早＜、Ｂ点において出力段ＮＭＯ３Ｔｒ５がオ
ンからオフに変化するようになり、第２図（ｅ）に示す
ように出力段ＰＭＯ５Ｔｒ４および出力段ＮＭＯ３Ｔｒ
５にはほとんど貫通電流が流れない。またＡ点からＢ点
に至る期間は、出力段ＰＭＯ３Ｔｒ４および出力段ＮＭ
Ｏ３Ｔｒ５がともにオフになることにより、ハイインピ
ーダンス状態となる。
て、出力段ＰＭＯ３Ｔｒ４がオンからオフに変化するＡ
点よりも早＜、Ｂ点において出力段ＮＭＯ３Ｔｒ５がオ
ンからオフに変化するようになり、第２図（ｅ）に示す
ように出力段ＰＭＯ５Ｔｒ４および出力段ＮＭＯ３Ｔｒ
５にはほとんど貫通電流が流れない。またＡ点からＢ点
に至る期間は、出力段ＰＭＯ３Ｔｒ４および出力段ＮＭ
Ｏ３Ｔｒ５がともにオフになることにより、ハイインピ
ーダンス状態となる。
出力レベルがＨからＬに遷移する場合にも同様であり、
出力段ＰＭＯ３Ｔｒ４がオンからオフに変化する０点の
方が、出力段ＮＭＯ３Ｔｒ５がオフからオンに変化する
Ｄ点よりも早いため、やはり貫通電流が流れず、０点か
らＤ点までの期間は出力がハイインピーダンス状態とな
る。
出力段ＰＭＯ３Ｔｒ４がオンからオフに変化する０点の
方が、出力段ＮＭＯ３Ｔｒ５がオフからオンに変化する
Ｄ点よりも早いため、やはり貫通電流が流れず、０点か
らＤ点までの期間は出力がハイインピーダンス状態とな
る。
なお、上記実施例では、簡単のため定電圧素子９を理想
的なものとし、ＰＭＯ３ＴｒおよびＮＭＯ８Ｔｒのスレ
ショールド電圧をそれぞれ−ＶＴ１４０゜ＶＴＨＯとし
たが、Ｐ Ｍ ＯＳ Ｔ ｒとＮ Ｍ ＯＳ Ｔ ｒの
スレショールド電圧に多少の差があったり、定電圧素子
９が完全な特性でなくても適用できることはいうまでも
ない。
的なものとし、ＰＭＯ３ＴｒおよびＮＭＯ８Ｔｒのスレ
ショールド電圧をそれぞれ−ＶＴ１４０゜ＶＴＨＯとし
たが、Ｐ Ｍ ＯＳ Ｔ ｒとＮ Ｍ ＯＳ Ｔ ｒの
スレショールド電圧に多少の差があったり、定電圧素子
９が完全な特性でなくても適用できることはいうまでも
ない。
この発明は以上説明したとおり、ＰチャネルとＮチャネ
ルの両電界効果トランジスタのゲート間に一定の電位差
を電位差発生手段により与えるようにしたので、入力レ
ベルの変化時にＰチャネル電界効果トランジスタとＮチ
ャネル電界効果トランジスタが同時にオンとならないよ
うにすることができ、そのため貫通電流が流れず、ノイ
ズを発生させないという効果がある。
ルの両電界効果トランジスタのゲート間に一定の電位差
を電位差発生手段により与えるようにしたので、入力レ
ベルの変化時にＰチャネル電界効果トランジスタとＮチ
ャネル電界効果トランジスタが同時にオンとならないよ
うにすることができ、そのため貫通電流が流れず、ノイ
ズを発生させないという効果がある。
第１図はこの発明の半導体集積回路の一実施例を示す図
、第２図（ａ）、 （ｂ）、 （ｅ）は同じ（動作を説
明するための電位波形図、第３図は従来のインバータ回
路を示す図、第４図（ａ）、 （ｂ）は同じく動作を説
明するための図である。 図において、１は入力端子、２は電源端子、３は接地端
子、４は出力段ＰＭＯ３Ｔｒ、５は出力段ＮＭＯ３Ｔｒ
、６は出力端子、７は駆動段ＰＭＯ３Ｔｒ １８は駆
動段ＮＭＯ３Ｔｒ、９は定電圧素子、１ｏは電位差発生
手段である。 な゛お、各図中の同一符号は同一または相当部分を示す
。 代理人 大 岩 増 雄 （外２名）第３図 第２図 第４図
、第２図（ａ）、 （ｂ）、 （ｅ）は同じ（動作を説
明するための電位波形図、第３図は従来のインバータ回
路を示す図、第４図（ａ）、 （ｂ）は同じく動作を説
明するための図である。 図において、１は入力端子、２は電源端子、３は接地端
子、４は出力段ＰＭＯ３Ｔｒ、５は出力段ＮＭＯ３Ｔｒ
、６は出力端子、７は駆動段ＰＭＯ３Ｔｒ １８は駆
動段ＮＭＯ３Ｔｒ、９は定電圧素子、１ｏは電位差発生
手段である。 な゛お、各図中の同一符号は同一または相当部分を示す
。 代理人 大 岩 増 雄 （外２名）第３図 第２図 第４図
Claims (1)
- そのソースが第１の電源に接続され、ドレインが出力端
子に接続されたＰチャネル電界効果トランジスタと、そ
のソースが第２の電源に接続され、ドレインが前記Ｐチ
ャネル電界効果トランジスタのドレインに接続されたＮ
チャネル電界効果トランジスタとからなる相補型電界効
果トランジスタ回路において、前記両電界効果トランジ
スタのゲート間に一定の電位差を与える電位差発生手段
を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037783A JPS62194736A (ja) | 1986-02-20 | 1986-02-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037783A JPS62194736A (ja) | 1986-02-20 | 1986-02-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194736A true JPS62194736A (ja) | 1987-08-27 |
Family
ID=12507087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61037783A Pending JPS62194736A (ja) | 1986-02-20 | 1986-02-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194736A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265814A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 相補型ｍｏｓ論理回路 |
| JPH02194729A (ja) * | 1989-01-23 | 1990-08-01 | Hitachi Ltd | 論理回路 |
| JPH03230616A (ja) * | 1990-02-05 | 1991-10-14 | Fujitsu Ltd | Ｃｍｏｓ出力回路 |
-
1986
- 1986-02-20 JP JP61037783A patent/JPS62194736A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265814A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 相補型ｍｏｓ論理回路 |
| JPH02194729A (ja) * | 1989-01-23 | 1990-08-01 | Hitachi Ltd | 論理回路 |
| JPH03230616A (ja) * | 1990-02-05 | 1991-10-14 | Fujitsu Ltd | Ｃｍｏｓ出力回路 |
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