JPH066623Y2 - シユミツト回路 - Google Patents
シユミツト回路Info
- Publication number
- JPH066623Y2 JPH066623Y2 JP4010487U JP4010487U JPH066623Y2 JP H066623 Y2 JPH066623 Y2 JP H066623Y2 JP 4010487 U JP4010487 U JP 4010487U JP 4010487 U JP4010487 U JP 4010487U JP H066623 Y2 JPH066623 Y2 JP H066623Y2
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- JP
- Japan
- Prior art keywords
- level
- transistor
- mos transistor
- potential
- mos
- Prior art date
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- Expired - Lifetime
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はシュミット回路に関し、特にヒステリシス特性
を有するシュミット回路に関する。
を有するシュミット回路に関する。
従来のシュミット回路は第４図に示すように、ＮＡＮＤ
回路１１，１２により構成されたＲ−Ｓフリップフロッ
プのセット入力Ｓにインバータ１３を介して入力信号Ｖ
INを入力し、リセット入力Ｒに２つのインバータ１４，
１５を介して入力信号ＶINを入力するように構成され
た。ここでインバータ１３のしきい値ＶT13とインバー
タ１４のしきい値ＶT14とを、ＶT13＞ＶT14とし、ヒス
テリシス特性を有するように構成していた。
回路１１，１２により構成されたＲ−Ｓフリップフロッ
プのセット入力Ｓにインバータ１３を介して入力信号Ｖ
INを入力し、リセット入力Ｒに２つのインバータ１４，
１５を介して入力信号ＶINを入力するように構成され
た。ここでインバータ１３のしきい値ＶT13とインバー
タ１４のしきい値ＶT14とを、ＶT13＞ＶT14とし、ヒス
テリシス特性を有するように構成していた。
次に第４図に示したシュミット回路の動作について説明
する。今、第５図に示すように入力信号ＶINが論理レベ
ル“Ｌ”から上昇し、時刻Ｔ1でインバータ１４のしき
い値ＶT14を超えるとインバータ１５の出力は論理レベ
ル“Ｈ”に変化するが、インバータ１３の出力は論理レ
ベル“Ｈ”のまま変化しないため、ＮＡＮＤ回路１１の
出力ＶOUTは論理レベル“Ｌ”のまま変化しない。入力
信号ＶINが更に上昇し時刻Ｔ2でインバータ１３のしき
い値ＶT13を超えると、インバータ１３の出力は論理レ
ベル“Ｌ”に変化し、ＮＡＮＤ回路１１の出力ＶOUTは
論理レベル“Ｈ”に変化する。
する。今、第５図に示すように入力信号ＶINが論理レベ
ル“Ｌ”から上昇し、時刻Ｔ1でインバータ１４のしき
い値ＶT14を超えるとインバータ１５の出力は論理レベ
ル“Ｈ”に変化するが、インバータ１３の出力は論理レ
ベル“Ｈ”のまま変化しないため、ＮＡＮＤ回路１１の
出力ＶOUTは論理レベル“Ｌ”のまま変化しない。入力
信号ＶINが更に上昇し時刻Ｔ2でインバータ１３のしき
い値ＶT13を超えると、インバータ１３の出力は論理レ
ベル“Ｌ”に変化し、ＮＡＮＤ回路１１の出力ＶOUTは
論理レベル“Ｈ”に変化する。
次に論理レベル“Ｈ”まで上昇した入力信号ＶINが下降
しはじめ、時刻Ｔ3でしきい値ＶT13より低くなると、イ
ンバータ１３の出力は論理レベル“Ｈ”に変化するが、
インバータ１５の出力は論理レベル“Ｈ”のまま変化し
ないため、ＮＡＮＤ回路１１の出力ＶOUTも論理レベル
“Ｈ”のまま変化しない。入力信号ＶINが更に下降し時
刻Ｔ4でしきい値ＶT14より低くなると、インバータ１５
の出力は論理レベル“Ｌ”に変化し、このためＮＡＮＤ
１１の出力ＶOUTも論理レベル“Ｌ”に変化する。
しはじめ、時刻Ｔ3でしきい値ＶT13より低くなると、イ
ンバータ１３の出力は論理レベル“Ｈ”に変化するが、
インバータ１５の出力は論理レベル“Ｈ”のまま変化し
ないため、ＮＡＮＤ回路１１の出力ＶOUTも論理レベル
“Ｈ”のまま変化しない。入力信号ＶINが更に下降し時
刻Ｔ4でしきい値ＶT14より低くなると、インバータ１５
の出力は論理レベル“Ｌ”に変化し、このためＮＡＮＤ
１１の出力ＶOUTも論理レベル“Ｌ”に変化する。
このように入力信号ＶINが立ち上りの時はしきい値Ｖ
T13で出力信号ＶOUTが変化し、立ち下がりの時はしきい
値ＶT14で出力信号ＶOUTが変化する。
T13で出力信号ＶOUTが変化し、立ち下がりの時はしきい
値ＶT14で出力信号ＶOUTが変化する。
しかしながら上述した従来のシュミット回路は、ＣＭＯ
Ｓトランジスタで構成した場合、素子数が多くなる。例
えば第４図に示したシュミット回路では、１４個ものＭ
ＯＳトランジスタが必要であり、集積回路化した場合、
大きなパターン面積が必要となるといった欠点がある。
Ｓトランジスタで構成した場合、素子数が多くなる。例
えば第４図に示したシュミット回路では、１４個ものＭ
ＯＳトランジスタが必要であり、集積回路化した場合、
大きなパターン面積が必要となるといった欠点がある。
本考案のシュミット回路は、第１の電位と出力端子との
間に第１型チャンネルの第１のＭＯＳトランジスタを挿
入し、第２の電位と前記出力端子との間に第２型チャン
ネルの第２のＭＯＳトランジスタを挿入し、前記第１の
電位と前記第１のＭＯＳトランジスタのゲートとの間に
第１型チャンネルの第３のＭＯＳトランジスタを挿入
し、前記第２の電位と前記第２のＭＯＳトランジスタの
ゲートとの間に第２型チャンネルの第４のＭＯＳトラン
ジスタを挿入し、前記第３及び第４のＭＯＳトランジス
タのゲートと前記出力端子とを各々接続し、前記第１の
電位と前記第２のＭＯＳトランジスタのゲートとの間に
第１型チャンネルの第５のＭＯＳトランジスタ挿入し、
前記第２の電位と前記第１のＭＯＳトランジスタのゲー
トとの間に第２型チャンネルの第６のＭＯＳトランジス
タを挿入し、前記第５及び第６のＭＯＳトランジスタの
ゲートに入力信号を供給するようにして構成される。
間に第１型チャンネルの第１のＭＯＳトランジスタを挿
入し、第２の電位と前記出力端子との間に第２型チャン
ネルの第２のＭＯＳトランジスタを挿入し、前記第１の
電位と前記第１のＭＯＳトランジスタのゲートとの間に
第１型チャンネルの第３のＭＯＳトランジスタを挿入
し、前記第２の電位と前記第２のＭＯＳトランジスタの
ゲートとの間に第２型チャンネルの第４のＭＯＳトラン
ジスタを挿入し、前記第３及び第４のＭＯＳトランジス
タのゲートと前記出力端子とを各々接続し、前記第１の
電位と前記第２のＭＯＳトランジスタのゲートとの間に
第１型チャンネルの第５のＭＯＳトランジスタ挿入し、
前記第２の電位と前記第１のＭＯＳトランジスタのゲー
トとの間に第２型チャンネルの第６のＭＯＳトランジス
タを挿入し、前記第５及び第６のＭＯＳトランジスタの
ゲートに入力信号を供給するようにして構成される。
次に、本考案について図面を参照して説明する。
第１図は本考案のシュミット回路の一実施例を示す。Ｇ
ＮＤと出力端子ＶOUTとの間にＮ型チャンネルＭＯＳト
ランジスタ（以下ＮＭＯＳトランジスタと記す）１を接
続し、電源ＶDDと出力端子ＶOUTとの間にＰ型チャンネ
ルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと記
す）２を接続し、前記ＮＭＯＳトランジスタ１のゲート
とＧＮＤとの間にＮＭＯＳトランジスタ３を挿入し、前
記ＰＭＯＳトランジスタ２のゲートと電源との間にＰＭ
ＯＳトランジスタ４を接続し、前記ＮＭＯＳトランジス
タ３及び前記ＰＭＯＳトランジスタ４のゲートと前記出
力端子ＶOUTとを各々接続し、ＧＮＤと前記ＮＭＯＳト
ランジスタ２のゲートとの間にＮＭＯＳトランジスタ５
を接続し、電源ＶDDと前記ＮＭＯＳトランジスタ１のゲ
ートとの間にＰＭＯＳトランジスタ６を挿入し、前記Ｎ
ＭＯＳトランジスタ５及び前記ＰＭＯＳトランジスタ６
のゲートに各々入力信号ＶINを入力するようにして構成
される。
ＮＤと出力端子ＶOUTとの間にＮ型チャンネルＭＯＳト
ランジスタ（以下ＮＭＯＳトランジスタと記す）１を接
続し、電源ＶDDと出力端子ＶOUTとの間にＰ型チャンネ
ルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと記
す）２を接続し、前記ＮＭＯＳトランジスタ１のゲート
とＧＮＤとの間にＮＭＯＳトランジスタ３を挿入し、前
記ＰＭＯＳトランジスタ２のゲートと電源との間にＰＭ
ＯＳトランジスタ４を接続し、前記ＮＭＯＳトランジス
タ３及び前記ＰＭＯＳトランジスタ４のゲートと前記出
力端子ＶOUTとを各々接続し、ＧＮＤと前記ＮＭＯＳト
ランジスタ２のゲートとの間にＮＭＯＳトランジスタ５
を接続し、電源ＶDDと前記ＮＭＯＳトランジスタ１のゲ
ートとの間にＰＭＯＳトランジスタ６を挿入し、前記Ｎ
ＭＯＳトランジスタ５及び前記ＰＭＯＳトランジスタ６
のゲートに各々入力信号ＶINを入力するようにして構成
される。
また、ＮＭＯＳトランジスタ１の相互コンダクタンスｇ
m1と、ＰＭＯＳトランジスタ２の相互コンダクタンスｇ
m2はそれぞれ等しく、ＮＭＯＳトランジスタ３の相互コ
ンダクタンスｇm3とＰＭＯＳトランジスタ４の相互コン
ダクタンスｇm4はそれぞれ等しく、ＮＭＯＳトランジス
タ５の相互コンダクタンスｇm5とＰＭＯＳトランジスタ
６の相互コンダクタンスｇm6はそれぞれ等しく、またｇ
m6はｇm3より大きいとし、よってｇm5はｇm4より大きく
なるようにして構成される。
m1と、ＰＭＯＳトランジスタ２の相互コンダクタンスｇ
m2はそれぞれ等しく、ＮＭＯＳトランジスタ３の相互コ
ンダクタンスｇm3とＰＭＯＳトランジスタ４の相互コン
ダクタンスｇm4はそれぞれ等しく、ＮＭＯＳトランジス
タ５の相互コンダクタンスｇm5とＰＭＯＳトランジスタ
６の相互コンダクタンスｇm6はそれぞれ等しく、またｇ
m6はｇm3より大きいとし、よってｇm5はｇm4より大きく
なるようにして構成される。
次に第１図の実施例の動作について説明する。
今、入力信号ＶINが“Ｈ”レベルの時、ＮＭＯＳトラン
ジスタ５がオンとなり、この為、ＰＭＯＳトランジスタ
４とＮＭＯＳトランジスタ５との接続点Ａ（以下、ノー
ドＡと省略する）の電位は“Ｌ”レベルとなっている。
この為、ＰＭＯＳトランジスタ２はオンとなっており、
出力端子ＶOUTは“Ｈ”レベルとなっている。この時Ｐ
ＭＯＳトランジスタ４はオフとなっている為、ノードＡ
の電位は“Ｌ”レベルのまま保持される。一方、ＰＭＯ
Ｓトランジスタ６はオフ，ＮＭＯＳトランジスタ３はオ
ンしている為、ＰＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ３との接続点Ｂ（以下、ノードＢと省略する）
の電位は“Ｌ”レベルのまま保持されており、この為Ｎ
ＭＯＳトランジスタ１はオフしており、出力端ＶOUTは
“Ｈ”レベルに固定している。
ジスタ５がオンとなり、この為、ＰＭＯＳトランジスタ
４とＮＭＯＳトランジスタ５との接続点Ａ（以下、ノー
ドＡと省略する）の電位は“Ｌ”レベルとなっている。
この為、ＰＭＯＳトランジスタ２はオンとなっており、
出力端子ＶOUTは“Ｈ”レベルとなっている。この時Ｐ
ＭＯＳトランジスタ４はオフとなっている為、ノードＡ
の電位は“Ｌ”レベルのまま保持される。一方、ＰＭＯ
Ｓトランジスタ６はオフ，ＮＭＯＳトランジスタ３はオ
ンしている為、ＰＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ３との接続点Ｂ（以下、ノードＢと省略する）
の電位は“Ｌ”レベルのまま保持されており、この為Ｎ
ＭＯＳトランジスタ１はオフしており、出力端ＶOUTは
“Ｈ”レベルに固定している。
入力信号ＶINが“Ｈ”レベルから“Ｌ”レベルに変化す
る時、gm5(gm6)はgm4(gm3)よりも大きいため、ノードＡ
及びノードＢの電位は入力信号ＶINの変化に追随せず
“Ｌ”レベルを保持し続ける。
る時、gm5(gm6)はgm4(gm3)よりも大きいため、ノードＡ
及びノードＢの電位は入力信号ＶINの変化に追随せず
“Ｌ”レベルを保持し続ける。
更に入力信号ＶINのレベルがgm5(gm6)とgm4(gm3)とのレ
シオで決定される反転レベルまで下がると、ノードＡ及
びノードＢの電位は“Ｌ”レベルから“Ｈ”レベルに上
がり始めるとともに、ｇm1とｇm2とは等しいため出力端
ＶOUTの電位は“Ｌ”レベルに下降し始める。やがて入
力信号ＶINが“Ｌ”レベルとなりＰＭＯＳトランジスタ
４及び６がオン，ＮＭＯＳトランジスタ３及び５がオフ
すると、ノードＡ及びノードＢの電位は“Ｈ”レベルを
保持するとともに、出力端ＶOUTは“Ｌ”レベルに固定
される。
シオで決定される反転レベルまで下がると、ノードＡ及
びノードＢの電位は“Ｌ”レベルから“Ｈ”レベルに上
がり始めるとともに、ｇm1とｇm2とは等しいため出力端
ＶOUTの電位は“Ｌ”レベルに下降し始める。やがて入
力信号ＶINが“Ｌ”レベルとなりＰＭＯＳトランジスタ
４及び６がオン，ＮＭＯＳトランジスタ３及び５がオフ
すると、ノードＡ及びノードＢの電位は“Ｈ”レベルを
保持するとともに、出力端ＶOUTは“Ｌ”レベルに固定
される。
従って、入力信号の“Ｈ”レベルから“Ｌ”レベルへの
変化に対し、出力端ＶOUTの電位はgm5(gm6)とgm4(gm3)
とのレシオで決定される第２図に示す特性をもって変化
することとなる。
変化に対し、出力端ＶOUTの電位はgm5(gm6)とgm4(gm3)
とのレシオで決定される第２図に示す特性をもって変化
することとなる。
次に入力信号ＶINが“Ｌ”レベルから“Ｈ”レベルに変
化する時、gm6(gm5)はgm3(gm4)よりも大きいためノード
Ａ及びノードＢの電位は入力信号ＶINの変化に追随せず
“Ｈ”レベルのまま保持し続ける。更に入力信号ＶINの
レベルがgm6(gm5)とgm4(gm3)とのレシオで決定される反
転レベルまで上昇すると、ノードＡ及びノードＢの電位
は“Ｈ”レベルから“Ｌ”レベルに下がり始めるととも
に、ｇm1とｇm2とが等しいため出力端ＶOUTの電位は
“Ｈ”レベルに上昇し始める。やがて入力信号ＶINが
“Ｈ”レベルとなりＮＭＯＳトランジスタ３及び５がオ
ン，ＰＭＯＳトランジスタ４及び６がオフすると、ノー
ドＡ及びノードＢの電位は“Ｌ”レベルを保持するとと
もに出力端ＶOUTは“Ｈ”レベルに固定される。
化する時、gm6(gm5)はgm3(gm4)よりも大きいためノード
Ａ及びノードＢの電位は入力信号ＶINの変化に追随せず
“Ｈ”レベルのまま保持し続ける。更に入力信号ＶINの
レベルがgm6(gm5)とgm4(gm3)とのレシオで決定される反
転レベルまで上昇すると、ノードＡ及びノードＢの電位
は“Ｈ”レベルから“Ｌ”レベルに下がり始めるととも
に、ｇm1とｇm2とが等しいため出力端ＶOUTの電位は
“Ｈ”レベルに上昇し始める。やがて入力信号ＶINが
“Ｈ”レベルとなりＮＭＯＳトランジスタ３及び５がオ
ン，ＰＭＯＳトランジスタ４及び６がオフすると、ノー
ドＡ及びノードＢの電位は“Ｌ”レベルを保持するとと
もに出力端ＶOUTは“Ｈ”レベルに固定される。
従って、入力信号の“Ｌ”レベルから“Ｈ”レベルへの
変化に対し、出力端ＶOUTの電位はgm6(gm5)とgm3(gm4)
とのレシオで決定される第３図に示す特性をもって変化
することとなる。
変化に対し、出力端ＶOUTの電位はgm6(gm5)とgm3(gm4)
とのレシオで決定される第３図に示す特性をもって変化
することとなる。
以上説明したように本考案のシュミット回路は、少ない
素子数で所定のヒステリシス特性を得ることができ、こ
の為集積回路化した場合パターン面積を小さくすること
ができる効果がある。
素子数で所定のヒステリシス特性を得ることができ、こ
の為集積回路化した場合パターン面積を小さくすること
ができる効果がある。
第１図は本考案の一実施例の回路図、第２図及び第３図
は第１図のシュミット回路の特性図、第４図は従来例の
回路図、第５図は第２図のシュミット回路の動作を示す
タイミングチャートである。 １，３，５…ＮＭＯＳトランジスタ、２，４，６…ＰＭ
ＯＳトランジスタ、１１，１２…２入力ＮＡＮＤ回路、
１３，１４，１５…インバータ。
は第１図のシュミット回路の特性図、第４図は従来例の
回路図、第５図は第２図のシュミット回路の動作を示す
タイミングチャートである。 １，３，５…ＮＭＯＳトランジスタ、２，４，６…ＰＭ
ＯＳトランジスタ、１１，１２…２入力ＮＡＮＤ回路、
１３，１４，１５…インバータ。
Claims (1)
- 【請求項１】第１の電位とＰ型，Ｎ型の一方の導電型チ
ャンネルの第１のＭＯＳトランジスタのソースとを接続
し、前記第１のＭＯＳトランジスタのドレインと出力端
子とを接続し、第２の電位とＰ型，Ｎ型の他方の導電型
チャンネルの第２のＭＯＳトランジスタのソースとを接
続し、前記第２のＭＯＳトランジスタのドレインと前記
出力端子とを接続し、前記第１の電位と前記一方の導電
型チャンネルの第３のＭＯＳトランジスタのソースとを
接続し、前記第１のＭＯＳトランジスタのゲートと前記
第３のＭＯＳトランジスタのドレインとを接続し、前記
第２の電位と前記他方の導電型チャンネルの第４のＭＯ
Ｓトランジスタのソースとを接続し、前記第２のＭＯＳ
トランジスタのゲートと前記第４のＭＯＳトランジスタ
のドレインとを接続し、前記第３及び第４のＭＯＳトラ
ンジスタのゲートと前記出力端子とを各々接続し、前記
第１の電位と前記一方の導電型チャンネルの第５のＭＯ
Ｓトランジスタのソースとを接続し、前記第２のＭＯＳ
トランジスタのゲートと前記第５のＭＯＳトランジスタ
のドレインとを接続し、前記第２の電位と前記他方の導
電型チャンネルの第６のＭＯＳトランシズタのソースと
を接続し、前記第１のＭＯＳトランジスタのゲートと前
記第６のＭＯＳトランジスタのドレインとを接続し、前
記第５及び第６のＭＯＳトランジスタのゲートに入力信
号を供給するようにしてなることを特徴とするシュミッ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010487U JPH066623Y2 (ja) | 1987-03-18 | 1987-03-18 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010487U JPH066623Y2 (ja) | 1987-03-18 | 1987-03-18 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63147030U JPS63147030U (ja) | 1988-09-28 |
| JPH066623Y2 true JPH066623Y2 (ja) | 1994-02-16 |
Family
ID=30853889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010487U Expired - Lifetime JPH066623Y2 (ja) | 1987-03-18 | 1987-03-18 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066623Y2 (ja) |
-
1987
- 1987-03-18 JP JP4010487U patent/JPH066623Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63147030U (ja) | 1988-09-28 |
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