JPH0575205B2 - - Google Patents
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- JPH0575205B2 JPH0575205B2 JP60230215A JP23021585A JPH0575205B2 JP H0575205 B2 JPH0575205 B2 JP H0575205B2 JP 60230215 A JP60230215 A JP 60230215A JP 23021585 A JP23021585 A JP 23021585A JP H0575205 B2 JPH0575205 B2 JP H0575205B2
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- Japan
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- pmos
- nmos
- voltage
- input
- gate
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- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に相補型
MOSトランジスタ（以下CMOSと記す）構造を
有するシユミツトトリガ回路に関するものであ
る。
MOSトランジスタ（以下CMOSと記す）構造を
有するシユミツトトリガ回路に関するものであ
る。
一般にCMOSで構成されるシユミツトトリガ
回路は、第３図に示すようにＰチヤンネル型
MOSトランジスタ（以下PMOSと記す）・３とＮ
チヤンネル型MOSトランジスタ（以下NMOSと
記す）・４の直列回路とPMOS・５とNMOS・６
の直列回路を並列に配置し、それぞれのドレイン
端子D1、D2を接続し前記ドレイン端子・D2に信
号反転用インバータ・１１を介して出力端子・２
が接続される。前記インバータ・１１の出力は
PMOS、５及びNMOS・６のゲートに帰還され
るように接続される。またPMOS・３及び
NMOS・４のそれぞれのゲートは入力端子・１
に接続されている。
回路は、第３図に示すようにＰチヤンネル型
MOSトランジスタ（以下PMOSと記す）・３とＮ
チヤンネル型MOSトランジスタ（以下NMOSと
記す）・４の直列回路とPMOS・５とNMOS・６
の直列回路を並列に配置し、それぞれのドレイン
端子D1、D2を接続し前記ドレイン端子・D2に信
号反転用インバータ・１１を介して出力端子・２
が接続される。前記インバータ・１１の出力は
PMOS、５及びNMOS・６のゲートに帰還され
るように接続される。またPMOS・３及び
NMOS・４のそれぞれのゲートは入力端子・１
に接続されている。
上述したシユミツトトリガ回路は、入力端子・
１に低レベル（０ボルト）の入力電圧が入力する
と、PMOS・３がオンし、NMOS・４がオフと
なるので接続点D1、D2の電位は高レベルとな
る。この高レベル電圧は、インバータ・１１で反
転されて低レベルの出力電圧が出力端子・２から
出力されると共に、PMOS・５及びNMOS・６
のゲートに印加される。これにより、PMOS・
５がオンし、NMOS・６がオフして前記低レベ
ルの出力電圧を安定せしめる。そして入力電圧を
０ボルトから徐々に増加させていくと、D1、D2
点の電位が低下し始める。さらに入力電圧が上昇
しD1、D2点の電位がインバータ・１１のしきい
値電圧よりも低下すると出力電圧が高レベルに反
転する。この高レベル電圧がPMOS・５及び
NMOS・６のゲートに印加されるためPMOS・
５がオフしNMOS・６がオンして、D1、D2点の
電位が急激に低下し、前記高レベルの出力電圧を
安定せしめる。この時の入力電圧が上限しきい値
圧・VT +となる。
１に低レベル（０ボルト）の入力電圧が入力する
と、PMOS・３がオンし、NMOS・４がオフと
なるので接続点D1、D2の電位は高レベルとな
る。この高レベル電圧は、インバータ・１１で反
転されて低レベルの出力電圧が出力端子・２から
出力されると共に、PMOS・５及びNMOS・６
のゲートに印加される。これにより、PMOS・
５がオンし、NMOS・６がオフして前記低レベ
ルの出力電圧を安定せしめる。そして入力電圧を
０ボルトから徐々に増加させていくと、D1、D2
点の電位が低下し始める。さらに入力電圧が上昇
しD1、D2点の電位がインバータ・１１のしきい
値電圧よりも低下すると出力電圧が高レベルに反
転する。この高レベル電圧がPMOS・５及び
NMOS・６のゲートに印加されるためPMOS・
５がオフしNMOS・６がオンして、D1、D2点の
電位が急激に低下し、前記高レベルの出力電圧を
安定せしめる。この時の入力電圧が上限しきい値
圧・VT +となる。
次にこの状態から入力電圧を減少させていく
と、D1、D2点の電位が上昇し始める。さらに入
力電圧が低下しD1、D2点の電位がインバータ・
１１のしきい値電圧よにも上昇すると出力電圧が
低レベルに反転する。この低レベル電圧が
PMOS・５及びNMOS・６のゲートに印加され
るためPMOS・５がオン、NMOS・６がオフし
てD1、D2点の電位が急激に上昇し前記低レベル
の出力電圧を安定せしめる。この時の入力電圧が
下限しきい値電圧・VT -となる。
と、D1、D2点の電位が上昇し始める。さらに入
力電圧が低下しD1、D2点の電位がインバータ・
１１のしきい値電圧よにも上昇すると出力電圧が
低レベルに反転する。この低レベル電圧が
PMOS・５及びNMOS・６のゲートに印加され
るためPMOS・５がオン、NMOS・６がオフし
てD1、D2点の電位が急激に上昇し前記低レベル
の出力電圧を安定せしめる。この時の入力電圧が
下限しきい値電圧・VT -となる。
ここでVT -はPMOS・１のＷ／Ｌ、PMOS・３
のＷ／ＬとNMOS・２のＷ／Ｌによつて決まる。
一方、VT -ははPMOS・１のＷ／Ｌ、NOMS・
２のＷ／ＬとNMOS・４のＷ／Ｌによつて決ま
る。Ｗはチヤンネル幅、Ｌはチヤンネル長であ
る。
のＷ／ＬとNMOS・２のＷ／Ｌによつて決まる。
一方、VT -ははPMOS・１のＷ／Ｌ、NOMS・
２のＷ／ＬとNMOS・４のＷ／Ｌによつて決ま
る。Ｗはチヤンネル幅、Ｌはチヤンネル長であ
る。
前記第３図に示すようなシユミツトトリガ回路
において、例えばヒステリシス幅4VT（＝VT +−
VT -）を大きくしてノイズマージンを大きくした
い時に、VT +を高くする場合は、PMOS・１及び
PMOS・３のＷ／Ｌを大きくし、NMOS・２の
Ｗ／Ｌを小さくすることになり、VT -を低くする
場合は、PMOS・１のＷ／Ｌを小さくし、
NMOS・２及びNMOS・４のＷ／Ｌを大きくす
ることになる。
において、例えばヒステリシス幅4VT（＝VT +−
VT -）を大きくしてノイズマージンを大きくした
い時に、VT +を高くする場合は、PMOS・１及び
PMOS・３のＷ／Ｌを大きくし、NMOS・２の
Ｗ／Ｌを小さくすることになり、VT -を低くする
場合は、PMOS・１のＷ／Ｌを小さくし、
NMOS・２及びNMOS・４のＷ／Ｌを大きくす
ることになる。
すなわち、PMOS・１とNMOS・２のＷ／Ｌ
がVT +とVT -の両方に関係しており且つ、相反す
る条件を要求するため、ある一定のトランジスタ
内のサイズ内で所望のしきい値電圧を実現するに
は極めて困難であつた。
がVT +とVT -の両方に関係しており且つ、相反す
る条件を要求するため、ある一定のトランジスタ
内のサイズ内で所望のしきい値電圧を実現するに
は極めて困難であつた。
本発明の目的は、CMOS構造を有する集積回
路のシユミツトトリガ回路の上限しきい値電圧・
VT +及び下限しきい値電圧・VT -をそれぞれ別の
条件によつて設定できる手段を備えたことにあ
る。
路のシユミツトトリガ回路の上限しきい値電圧・
VT +及び下限しきい値電圧・VT -をそれぞれ別の
条件によつて設定できる手段を備えたことにあ
る。
本発明によれば、シユミツトトリガ回路におけ
る、上限しきい値電圧を持つ第１入力回路と下限
しきい値電圧を持ち且つ、前記第１入力回路と共
通の入力が与えられる第２入力回路と、ソースと
ドレインとゲートを有しており前記ソースが第１
電源に接続されると共に前記ゲートが前記第１入
力回路の出力端子に接続されている第１導電型の
第1MOSトランジスタと、ソースが第２電源に接
続されゲートが前記第２入力回路の出力端子に接
続されると共にドレインが前記第1MOSトランジ
スタのドレインと共通接続された前記第１導電型
と反対の第２導電型の第2MOSトランジスタによ
つて構成され、前記共通接続された第2MOSトラ
ンジスタのドレインから出力信号を得るシユミツ
トトリガ回路を得ることができる。
る、上限しきい値電圧を持つ第１入力回路と下限
しきい値電圧を持ち且つ、前記第１入力回路と共
通の入力が与えられる第２入力回路と、ソースと
ドレインとゲートを有しており前記ソースが第１
電源に接続されると共に前記ゲートが前記第１入
力回路の出力端子に接続されている第１導電型の
第1MOSトランジスタと、ソースが第２電源に接
続されゲートが前記第２入力回路の出力端子に接
続されると共にドレインが前記第1MOSトランジ
スタのドレインと共通接続された前記第１導電型
と反対の第２導電型の第2MOSトランジスタによ
つて構成され、前記共通接続された第2MOSトラ
ンジスタのドレインから出力信号を得るシユミツ
トトリガ回路を得ることができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すCMOS構造
を有する集積回路のシユミツトトリガ回路であ
る。
を有する集積回路のシユミツトトリガ回路であ
る。
シユミツトトリガ回路における上限しきい値電
圧・VT +を持つPMOS・３とNMOS・４の直列
回路と下限しきい値電圧・VT -を持つPMOS・５
とNMOS・の直列回路を並列に配置し、それぞ
れのゲートは入力端子１に接続される。
PMOS・７のゲートはPMOS・３とNMOS・４
の直列回路のドレイン端子・D1に接続され、ソ
ースは電源端子・９に接続される。NMOS・８
のゲートは、PMOS・５とNMOS・６の直列回
路のドレイン端子・D2に接続され、ソースは接
地端子・１０に接続され、ドレインはPMOS・
７のドレイン端子と共通接続されさらに出力端
子・２に接続される。
圧・VT +を持つPMOS・３とNMOS・４の直列
回路と下限しきい値電圧・VT -を持つPMOS・５
とNMOS・の直列回路を並列に配置し、それぞ
れのゲートは入力端子１に接続される。
PMOS・７のゲートはPMOS・３とNMOS・４
の直列回路のドレイン端子・D1に接続され、ソ
ースは電源端子・９に接続される。NMOS・８
のゲートは、PMOS・５とNMOS・６の直列回
路のドレイン端子・D2に接続され、ソースは接
地端子・１０に接続され、ドレインはPMOS・
７のドレイン端子と共通接続されさらに出力端
子・２に接続される。
次に本実施例の動作を説明する。
第１図において入力端子・１に低レベル（０ボ
ルト）の入力電圧が入力されると、PMOS・３
とPMOS・５がオンし、NMOS・４とNMOS・
６がオフとなるので、接続点D1、D2点の電位は
共に高レベルとなる。この高レベル電圧が
PMOS・７とNMOS・８のゲートに印加される
ので、PMOS・７がオフ、NMOS・８がオンし
出力端子・２には低レベル電圧が出力される。そ
してこの状態から入力電圧を０ボルトから徐々に
増加させていき、入力電圧がVT -まで上がると
PMOS・５がオフし、NMOS・６がオンするた
め、D2点の電位は低レベルになる。この低レベ
ル電圧がNMOS・８のゲートに印加され、
NMOS・８はオフする。この時A1点の電位は高
レベルで、入力電圧がVT +に達するまで高レベル
電圧を保持する。したがつて入力電圧がVT -より
高く、VT +より低い時PMOS・７、NMOS・８
は共にオフ状態であり、トランジスタの寄生容量
には電荷が充電されることなく、出力電圧は低レ
ベルを保持する。そして入力電圧がVT +に達する
とPMOS・３がオンしNMOS・４がオンするた
め、D1点の電位は低レベルになる。この低レベ
ル電圧がPMOS・７のゲートに印加され、
PMOS・７がオンするので、出力電圧は低レベ
ルから高レベルに反転する。
ルト）の入力電圧が入力されると、PMOS・３
とPMOS・５がオンし、NMOS・４とNMOS・
６がオフとなるので、接続点D1、D2点の電位は
共に高レベルとなる。この高レベル電圧が
PMOS・７とNMOS・８のゲートに印加される
ので、PMOS・７がオフ、NMOS・８がオンし
出力端子・２には低レベル電圧が出力される。そ
してこの状態から入力電圧を０ボルトから徐々に
増加させていき、入力電圧がVT -まで上がると
PMOS・５がオフし、NMOS・６がオンするた
め、D2点の電位は低レベルになる。この低レベ
ル電圧がNMOS・８のゲートに印加され、
NMOS・８はオフする。この時A1点の電位は高
レベルで、入力電圧がVT +に達するまで高レベル
電圧を保持する。したがつて入力電圧がVT -より
高く、VT +より低い時PMOS・７、NMOS・８
は共にオフ状態であり、トランジスタの寄生容量
には電荷が充電されることなく、出力電圧は低レ
ベルを保持する。そして入力電圧がVT +に達する
とPMOS・３がオンしNMOS・４がオンするた
め、D1点の電位は低レベルになる。この低レベ
ル電圧がPMOS・７のゲートに印加され、
PMOS・７がオンするので、出力電圧は低レベ
ルから高レベルに反転する。
次にこの状態から入力電圧を減少させていき
VT +まで下がると、PMOS・３がオフし
NMOS・４がオンするため、D1点の電位は高レ
ベルになる。この高レベル電圧がPMOS・７の
ゲートに印加され、PMOS・７はオフする。こ
の時D2点の電位は低レベルで、入力電圧がVT -に
下がるまで低レベル電圧を保持する。したがつて
入力電圧がVT +より低く、VT -より高い時、
PMOS・７、NMOS・８は共にオフ状態であ
り、、トランジスタの寄生容量から電荷が放電さ
れることなく、出力電圧は高レベルを保持する。
入力電圧がVT -まで下がるとPMOS・５がオン
し、NMOS・６がオフするため、A2点の電位は
高レベルになる。この高レベル電圧がNMOS・
８のゲートに印加され、NMOS・８がオンする
ので、出力電圧は高レベルから低レベルに反転す
る。
VT +まで下がると、PMOS・３がオフし
NMOS・４がオンするため、D1点の電位は高レ
ベルになる。この高レベル電圧がPMOS・７の
ゲートに印加され、PMOS・７はオフする。こ
の時D2点の電位は低レベルで、入力電圧がVT -に
下がるまで低レベル電圧を保持する。したがつて
入力電圧がVT +より低く、VT -より高い時、
PMOS・７、NMOS・８は共にオフ状態であ
り、、トランジスタの寄生容量から電荷が放電さ
れることなく、出力電圧は高レベルを保持する。
入力電圧がVT -まで下がるとPMOS・５がオン
し、NMOS・６がオフするため、A2点の電位は
高レベルになる。この高レベル電圧がNMOS・
８のゲートに印加され、NMOS・８がオンする
ので、出力電圧は高レベルから低レベルに反転す
る。
ここでVT +はPMOS・３のＷ／ＬとNMOS・
４のＷ／Ｌの比で決まる。一方VT -はPMOS・５
のＷ／ＬとNMOS・６のＷ／Ｌの比によつて決
まる。
４のＷ／Ｌの比で決まる。一方VT -はPMOS・５
のＷ／ＬとNMOS・６のＷ／Ｌの比によつて決
まる。
以上説明したように本発明は、シユミツトトリ
ガ回路の上限しきい値電圧及び下限しきい値電圧
がそれぞれ別の条件によつて決まるため、所望す
るしきい値電圧を簡単に設定でき、また、ノイズ
マージンを大きくするためにヒステリシス幅を広
くすることも容易にできる。
ガ回路の上限しきい値電圧及び下限しきい値電圧
がそれぞれ別の条件によつて決まるため、所望す
るしきい値電圧を簡単に設定でき、また、ノイズ
マージンを大きくするためにヒステリシス幅を広
くすることも容易にできる。
第１図は本発明のシユミツトトリガ回路の実施
例を示す図、第２図は第１図のシユミツトトリガ
回路のヒステリシス特性を示す図、第３図は従来
のシユミツトトリガ回路を示す図である。 １……入力端子、２……出力端子、３，５，７
……Ｐチヤンネル型MOSトランジスタ、４，６，
８……Ｎチヤンネル型MOSトランジスタ、９…
…電源端子、１０……接地端子、１１……信号反
転用インバータ。
例を示す図、第２図は第１図のシユミツトトリガ
回路のヒステリシス特性を示す図、第３図は従来
のシユミツトトリガ回路を示す図である。 １……入力端子、２……出力端子、３，５，７
……Ｐチヤンネル型MOSトランジスタ、４，６，
８……Ｎチヤンネル型MOSトランジスタ、９…
…電源端子、１０……接地端子、１１……信号反
転用インバータ。
Claims (1)
- １ 第１のしきい値電圧を持つ第１入力回路と第
２のしきい値電圧を持ち且つ、前記第１入力回路
の入力信号と共通の入力が与えられる第２入力回
路と、ソースとドレインとゲートを有しており前
記ソースが第１電源に接続されると共に前記ゲー
トが前記第１入力回路の出力端子に接続されてい
る第１の導電型の第1MOSトランジスタと、ソー
スが第２電源に接続されゲートが前記第２入力回
路の出力端子に接続されると共にドレインが前記
第1MOSトランジスタのドレインと共通接続され
た前記第１導電型と反対の第２導電型の第2MOS
トランジスタによつて構成され、前記共通接続さ
れた第2MOSトランジスタのドレインから出力信
号を得ることを特徴とするシユミツトトリガ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23021585A JPS6290021A (ja) | 1985-10-15 | 1985-10-15 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23021585A JPS6290021A (ja) | 1985-10-15 | 1985-10-15 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290021A JPS6290021A (ja) | 1987-04-24 |
| JPH0575205B2 true JPH0575205B2 (ja) | 1993-10-20 |
Family
ID=16904368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23021585A Granted JPS6290021A (ja) | 1985-10-15 | 1985-10-15 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290021A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217719A (ja) * | 1988-07-06 | 1990-01-22 | Toshiba Corp | 雑音除去回路 |
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| JP3393964B2 (ja) * | 1995-10-16 | 2003-04-07 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路及び半導体入力装置 |
| JP2010028244A (ja) * | 2008-07-15 | 2010-02-04 | New Japan Radio Co Ltd | ヒステリシスコンパレータ回路及びそれを用いた遅延回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244124A (ja) * | 1985-04-22 | 1986-10-30 | エルエスアイ・ロジツク・コ−ポレイシヨン | 高速ｃｍｏｓ出力バツフア |
-
1985
- 1985-10-15 JP JP23021585A patent/JPS6290021A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244124A (ja) * | 1985-04-22 | 1986-10-30 | エルエスアイ・ロジツク・コ−ポレイシヨン | 高速ｃｍｏｓ出力バツフア |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6290021A (ja) | 1987-04-24 |
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