JPH0217719A - 雑音除去回路 - Google Patents
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- 238000000034 method Methods 0.000 description 2
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- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/09—Resistor-transistor logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、雑音除去回路に関し、より詳細には、高速
かつ低消費電流で動作し、雑音除去機能を持つ回路に関
する。
かつ低消費電流で動作し、雑音除去機能を持つ回路に関
する。
（従来の技術）
従来から、雑音除去機能を持つ回路としてシュミット回
路がある。シュミット回路は、第３図および第４図に示
される様な回路で構成されている。
路がある。シュミット回路は、第３図および第４図に示
される様な回路で構成されている。
第３図に示す態様のシュミット回路例は、共通の入力ａ
をゲートに持ち、各々並列に接続した２個のｐ−チャネ
ルＭＯＳ型電界効果トランジスタ（以下、ＦＥＴという
）３３および３４並びに２個のｎ−チャネルＭＯＳ型Ｆ
ＥＴ３１および３２と、２個のｐ−チャネルＭＯＳ型Ｆ
ＥＴ３３および３４の接続点およびＧＮＤ電位に接続さ
れたｐ−チャネルＭＯＳ型ＦＥＴ３５と、２個のｎ−チ
ャネルＭＯＳ型ＦＥＴの接続点および高電位Ｃに接続さ
れたｎ−チャネルＭＯＳ型ＦＥＴ３６と、並列に接続し
たｐ−チャネルＭＯＳ型ＦＥＴ３４とｎ−チャネルＭＯ
Ｓ型ＦＥＴ３２との接続点と入力側で接続し、出力側で
電源側のＦＥＴ３５および３６の各々のゲートに接続さ
れた直列の２個のインバータ３７および３８とからなり
、２ｇＩのインバータの接続点を出力すとする。
をゲートに持ち、各々並列に接続した２個のｐ−チャネ
ルＭＯＳ型電界効果トランジスタ（以下、ＦＥＴという
）３３および３４並びに２個のｎ−チャネルＭＯＳ型Ｆ
ＥＴ３１および３２と、２個のｐ−チャネルＭＯＳ型Ｆ
ＥＴ３３および３４の接続点およびＧＮＤ電位に接続さ
れたｐ−チャネルＭＯＳ型ＦＥＴ３５と、２個のｎ−チ
ャネルＭＯＳ型ＦＥＴの接続点および高電位Ｃに接続さ
れたｎ−チャネルＭＯＳ型ＦＥＴ３６と、並列に接続し
たｐ−チャネルＭＯＳ型ＦＥＴ３４とｎ−チャネルＭＯ
Ｓ型ＦＥＴ３２との接続点と入力側で接続し、出力側で
電源側のＦＥＴ３５および３６の各々のゲートに接続さ
れた直列の２個のインバータ３７および３８とからなり
、２ｇＩのインバータの接続点を出力すとする。
次いで、第３図に示すシュミット回路が、外部からの入
力信号の雑音から内部信号を保護する動作について説明
する。
力信号の雑音から内部信号を保護する動作について説明
する。
入力端子ａからの入力信号が低レベルから高レベルに変
化するとき、その過程で、ｎ−チャネルＭＯＳ型ＦＥＴ
３１とｎ−チャネルＭＯＳ型ＦＥＴ３６とが共にＯＮす
る状態が存在し、電源端子Ｃおよびｄの間で直流パスが
形成される。そのためにノード９点の電位が降下し全体
の回路閾値が下がる。逆に、入力端子ａからの入力信号
が高レベルから低レベルに変化するとき、その過程で、
ｐ−チャネルＭＯＳ型ＦＥＴ３３とｐ−チャネルＭＯＳ
型ＦＥＴ３５とが共にＯＮｔ、、電源端子ｅおよびｆの
間で直流パスが形成されて全体の回路閾値が上がる。
化するとき、その過程で、ｎ−チャネルＭＯＳ型ＦＥＴ
３１とｎ−チャネルＭＯＳ型ＦＥＴ３６とが共にＯＮす
る状態が存在し、電源端子Ｃおよびｄの間で直流パスが
形成される。そのためにノード９点の電位が降下し全体
の回路閾値が下がる。逆に、入力端子ａからの入力信号
が高レベルから低レベルに変化するとき、その過程で、
ｐ−チャネルＭＯＳ型ＦＥＴ３３とｐ−チャネルＭＯＳ
型ＦＥＴ３５とが共にＯＮｔ、、電源端子ｅおよびｆの
間で直流パスが形成されて全体の回路閾値が上がる。
上述のように、入力信号が低レベルのときに回路閾値が
下かので、低レベルより高い中間レベルのノイズをカッ
トし、入力信号が高レベルのときに回路閾値が上がるの
で、高レベルより低い中間レベルのノイズをカットし、
雑音を除去した信号を出力すから送出させて、誤動作を
防止している。
下かので、低レベルより高い中間レベルのノイズをカッ
トし、入力信号が高レベルのときに回路閾値が上がるの
で、高レベルより低い中間レベルのノイズをカットし、
雑音を除去した信号を出力すから送出させて、誤動作を
防止している。
（発明が解決しようとする課題）
上述の様に、従来の回路では、ヒステリシスの幅を確保
するための回路閾値の変化を、第３図に示すノードｐお
よびｑの様に、各電源端子間に直流パスを設けることに
より制御し、雑音除去機能を持たせている。
するための回路閾値の変化を、第３図に示すノードｐお
よびｑの様に、各電源端子間に直流パスを設けることに
より制御し、雑音除去機能を持たせている。
しかしながら、電源端子間に直流パスを形成するために
、低抵抗ＭＯ８型トランジスタにより電源端子を短絡さ
せることになり、消費電流が増加する。また、入力に雑
音が無く、瞬時に変化する時も電源端子間に直流パスが
形成されて、多くの遅延量を伴い、その出力の追随性が
悪くなって、高速動作が要求される信号には使用するこ
とが難しかった。
、低抵抗ＭＯ８型トランジスタにより電源端子を短絡さ
せることになり、消費電流が増加する。また、入力に雑
音が無く、瞬時に変化する時も電源端子間に直流パスが
形成されて、多くの遅延量を伴い、その出力の追随性が
悪くなって、高速動作が要求される信号には使用するこ
とが難しかった。
さらに、ヒステリシスの幅などの設定が難しいく回路定
数の決定が容易でないなどの回路設計段階での問題があ
る。
数の決定が容易でないなどの回路設計段階での問題があ
る。
この発明は上述の背景に基づきなされたものであり、こ
の発明の目的とするところは、雑音除去機能を持ち、高
速かつ低消費電流で動作する回路を提供することである
。
の発明の目的とするところは、雑音除去機能を持ち、高
速かつ低消費電流で動作する回路を提供することである
。
（課題を解決するための手段）
この発明者は、上記の課題解決のために研究開発を進め
た結果、論理回路の回路閾値を他方の論理回路の回路閾
値とずらせば、この発明の目的達成に有効であるとの知
見を得て、この発明を完成するに至った。
た結果、論理回路の回路閾値を他方の論理回路の回路閾
値とずらせば、この発明の目的達成に有効であるとの知
見を得て、この発明を完成するに至った。
すなわち、この発明の雑音除去回路は、１つ以上の共通
な入力を持つ第１の論理回路および第２の論理回路と、
ソースに第１の電位が供給されたｐ−チャネルＭＯＳ型
ＦＥＴと、ソースに第２の電位が供給されたｎ−チャネ
ルＭＯＳ型ＦＥＴとからなる雑音回路であって、 第１の論理回路の出力が前記ｐ−チャネルＭＯＳ型ＰＥ
Ｔのゲートに接続され、第２の論理回路の出力が前記ｎ
−チャネルＭＯＳＩ２ＦＥＴのゲートに接続され、ｐ−
チャネルＭＯＳ型ＦＥＴのドレインとｎ−チャネルＭＯ
Ｓ型ＦＥＴのドレインとの接続点を出力し、 第１の論理回路の回路閾値を第２の論理回路の回路閾値
とずらして、入力信号に含まれる中間レベルの雑音を除
去することを特徴とするものである。
な入力を持つ第１の論理回路および第２の論理回路と、
ソースに第１の電位が供給されたｐ−チャネルＭＯＳ型
ＦＥＴと、ソースに第２の電位が供給されたｎ−チャネ
ルＭＯＳ型ＦＥＴとからなる雑音回路であって、 第１の論理回路の出力が前記ｐ−チャネルＭＯＳ型ＰＥ
Ｔのゲートに接続され、第２の論理回路の出力が前記ｎ
−チャネルＭＯＳＩ２ＦＥＴのゲートに接続され、ｐ−
チャネルＭＯＳ型ＦＥＴのドレインとｎ−チャネルＭＯ
Ｓ型ＦＥＴのドレインとの接続点を出力し、 第１の論理回路の回路閾値を第２の論理回路の回路閾値
とずらして、入力信号に含まれる中間レベルの雑音を除
去することを特徴とするものである。
この発明の好ましい態様において、回路閾値の高い第１
の論理回路の出力をｐ−チャネルＭＯＳ型ＦＥＴのゲー
トに入力し、回路閾値の低い第２の論理回路の出力をｎ
−チャネルＭＯＳ型ＦＥＴのゲートに入力する。
の論理回路の出力をｐ−チャネルＭＯＳ型ＦＥＴのゲー
トに入力し、回路閾値の低い第２の論理回路の出力をｎ
−チャネルＭＯＳ型ＦＥＴのゲートに入力する。
（作 用）
この発明による雑音除去回路の機能を概略的に説明する
。
。
雑音、すなわち中間レベルの入力があった場合、第１若
しくは第２の論理回路が論理して、ｐ−チャネルＭＯＳ
型ＦＥＴとｎ−チャネルＭＯＳ型ＦＥＴとの両方が電源
に対して、ＯＮまたはＯＦＦ状態になる。この状態は、
直前までの電圧レベルをダイナミックに保持する。従っ
て、入力電圧が高端または低端まで変動しないない限り
、出力は元のレベルを維持し、入力電圧が元の低レベル
に戻れば、出力端子からは元のレベルを出力し続ける。
しくは第２の論理回路が論理して、ｐ−チャネルＭＯＳ
型ＦＥＴとｎ−チャネルＭＯＳ型ＦＥＴとの両方が電源
に対して、ＯＮまたはＯＦＦ状態になる。この状態は、
直前までの電圧レベルをダイナミックに保持する。従っ
て、入力電圧が高端または低端まで変動しないない限り
、出力は元のレベルを維持し、入力電圧が元の低レベル
に戻れば、出力端子からは元のレベルを出力し続ける。
このように、この発明による雑音除去回路は雑音除去機
能を果たす。
能を果たす。
（実施例）
図面を参照しつつ、この発明をより具体的に説明する。
第１図は、この発明による一実施例の回路構成図である
。
。
この回路例では、共通な入力ａを持つ第１の論理回路（
インバータ）１１および第２の論理回路（インバータ）
１２と、高レベル電源端子Ｃとソースで接続したｐ−チ
ャネルＭＯＳ型ＦＥＴ１３と、ソースで接地されている
ｎ−チャネルＭＯＳ型ＦＥＴ１４とからなり、インバー
タ１１の出力がｐ−チャネルＭＯＳ型ＦＥＴ１３のゲー
トに接続され、インバータ１２の出力がｎ−チャネルＭ
ＯＳ型ＦＥＴ１４のゲートに接続され、ｐ−チャネルＭ
ＯＳ型ＦＥＴ１３のドレインとｎ−チャネルＭＯＳ型Ｆ
ＥＴ１４のドレインとの接続点を出力端子すとする。
インバータ）１１および第２の論理回路（インバータ）
１２と、高レベル電源端子Ｃとソースで接続したｐ−チ
ャネルＭＯＳ型ＦＥＴ１３と、ソースで接地されている
ｎ−チャネルＭＯＳ型ＦＥＴ１４とからなり、インバー
タ１１の出力がｐ−チャネルＭＯＳ型ＦＥＴ１３のゲー
トに接続され、インバータ１２の出力がｎ−チャネルＭ
ＯＳ型ＦＥＴ１４のゲートに接続され、ｐ−チャネルＭ
ＯＳ型ＦＥＴ１３のドレインとｎ−チャネルＭＯＳ型Ｆ
ＥＴ１４のドレインとの接続点を出力端子すとする。
この発明によるこの例の回路においては、インバータ１
１の回路閾値はインバータ１３の回路閾値よりも高く設
定されている。
１の回路閾値はインバータ１３の回路閾値よりも高く設
定されている。
次いで、第１図に示す雑音除去回路例が、入力の雑音を
除去して内部信号を保護する動作について説明する。
除去して内部信号を保護する動作について説明する。
入力端子ａに低レベルの電圧が加えられた状態では、２
つのインバータ１１および１２が共に反転し、インバー
タ１１の出力およびインバータ１２の出力が高レベルと
なる。ｐ−チャネルＭＯ３ｃＦＥＴ１３のゲートには高
レベルが入力されてｐ−チャネルＭＯＳ型ＦＥＴ１３で
はＯＦＦとなり、ｎ−チャネルＭＯＳ型ＦＥＴ１４のゲ
ートには高レベルが入力されてｎ−チャネルＭＯＳ型Ｆ
ＥＴ１４ではＯＮとなる。従って、出力端子すからは低
レベルを出力する。
つのインバータ１１および１２が共に反転し、インバー
タ１１の出力およびインバータ１２の出力が高レベルと
なる。ｐ−チャネルＭＯ３ｃＦＥＴ１３のゲートには高
レベルが入力されてｐ−チャネルＭＯＳ型ＦＥＴ１３で
はＯＦＦとなり、ｎ−チャネルＭＯＳ型ＦＥＴ１４のゲ
ートには高レベルが入力されてｎ−チャネルＭＯＳ型Ｆ
ＥＴ１４ではＯＮとなる。従って、出力端子すからは低
レベルを出力する。
入力端子ａに低レベルの電圧が加えられた状態から、入
力電圧を徐々に上げて行き、低い方の回路閾値より高く
なると、低い回路閾値のインバータ１２が反転するが、
ｐ−チャネルＭＯＳ型ＦＥＴ１Ｂおよびｎ−チャネルＭ
ＯＳ型ＦＥＴ１４が共にＯＦＦとなるので、出力すは反
転直前の電圧レベルの低レベルをダイナミックに保持す
る。
力電圧を徐々に上げて行き、低い方の回路閾値より高く
なると、低い回路閾値のインバータ１２が反転するが、
ｐ−チャネルＭＯＳ型ＦＥＴ１Ｂおよびｎ−チャネルＭ
ＯＳ型ＦＥＴ１４が共にＯＦＦとなるので、出力すは反
転直前の電圧レベルの低レベルをダイナミックに保持す
る。
入力電圧が高い方の回路閾値より高くならない限り、出
力すは低レベルを維持し、入力電圧が元の低レベルに戻
れば、入力電圧が途中まで高（なったにも拘らず、出力
端子すからは低レベルを出力し続けたことになる。
力すは低レベルを維持し、入力電圧が元の低レベルに戻
れば、入力電圧が途中まで高（なったにも拘らず、出力
端子すからは低レベルを出力し続けたことになる。
入力電圧が高い方の回路閾値より高くなり、高レベルに
なると、インバータ１１が反転してｐ−チャネルＭＯＳ
型ＦＥＴ１３がＯＮとなり、前述の様にｎ−チャネルＭ
ＯＳ型ＦＥＴ１４がＯＦＦである。従って、出力端子す
からは高レベルを出力する。
なると、インバータ１１が反転してｐ−チャネルＭＯＳ
型ＦＥＴ１３がＯＮとなり、前述の様にｎ−チャネルＭ
ＯＳ型ＦＥＴ１４がＯＦＦである。従って、出力端子す
からは高レベルを出力する。
この様に、出力すから見た入力の回路閾値は、インバー
タ１１の回路閾値とほぼ等しくなる。
タ１１の回路閾値とほぼ等しくなる。
次いで、入力端子ａに高レベルの電圧が加えられた状態
では、２つのインバータ１１および１２が共に反転し、
インバータ１１の出力およびインバータ１２の出力が低
レベルとなる。ｐ−チャネルＭＯＳ型ＦＥＴ１３のゲー
トには低レベルが入力されてｐ−チャネルＭＯＳ型ＦＥ
Ｔ１３ではＯＮとなり、ｎ−チャネルＭＯＳ型ＦＥＴ１
４のゲートには低レベルが入力されてｎ−チャネルＭＯ
Ｓ型ＦＥＴ１４ではＯＦＦとなる。従って、出力端子す
からは高レベルを出力する。
では、２つのインバータ１１および１２が共に反転し、
インバータ１１の出力およびインバータ１２の出力が低
レベルとなる。ｐ−チャネルＭＯＳ型ＦＥＴ１３のゲー
トには低レベルが入力されてｐ−チャネルＭＯＳ型ＦＥ
Ｔ１３ではＯＮとなり、ｎ−チャネルＭＯＳ型ＦＥＴ１
４のゲートには低レベルが入力されてｎ−チャネルＭＯ
Ｓ型ＦＥＴ１４ではＯＦＦとなる。従って、出力端子す
からは高レベルを出力する。
入力端子ａに高レベルの電圧が加えられた状態から、入
力電圧を徐々に下げて行き、高い方の回路閾値より低く
なると、高い回路閾値のインバータ１１が反転するが、
ｐ−チャネルＭＯＳ型ＦＥＴ１３およびｎ−チャネルＭ
ＯＳ型ＦＥ７１４が共にＯＦＦとなるので、出力すは反
転直前の電圧レベルの高レベルをダイナミックに保持す
る。
力電圧を徐々に下げて行き、高い方の回路閾値より低く
なると、高い回路閾値のインバータ１１が反転するが、
ｐ−チャネルＭＯＳ型ＦＥＴ１３およびｎ−チャネルＭ
ＯＳ型ＦＥ７１４が共にＯＦＦとなるので、出力すは反
転直前の電圧レベルの高レベルをダイナミックに保持す
る。
入力電圧が低い方の回路閾値より低くならない限り、出
力すは高レベルを維持し、入力電圧が元の高レベルに戻
れば、入力端子が途中まで低くなったにも拘らず、出力
端子すからは高レベルを出力し続けたことになる。
力すは高レベルを維持し、入力電圧が元の高レベルに戻
れば、入力端子が途中まで低くなったにも拘らず、出力
端子すからは高レベルを出力し続けたことになる。
入力電圧が低い方の回路閾値より低くなり、低レベルに
なると、インバータ１２が反転してｎ−チャネルＭＯＳ
型ＦＥＴ１４がＯＮとなり、前述の様にｐ−チャネルＭ
ＯＳ型ＦＥＴ１３がＯＦＦである。従って、出力端子す
からは低レベルを出力する。
なると、インバータ１２が反転してｎ−チャネルＭＯＳ
型ＦＥＴ１４がＯＮとなり、前述の様にｐ−チャネルＭ
ＯＳ型ＦＥＴ１３がＯＦＦである。従って、出力端子す
からは低レベルを出力する。
この様に、出力すから見た入力の回路閾値は、インバー
タ１２の回路閾値とほぼ等しくなる。
タ１２の回路閾値とほぼ等しくなる。
次いで、第５図（ａ）に示す従来の回路とこの発明によ
る回路に、入力端子から雑音を含む入力信号があった場
合の動作波形（雑音特性）を第５図（ｂ）に示す。
る回路に、入力端子から雑音を含む入力信号があった場
合の動作波形（雑音特性）を第５図（ｂ）に示す。
第５図（ｂ）から判るように、入力信号に対する従来の
出力信号Ａは、雑音により論理するが、この発明による
出力信号Ｂは、雑音の影響を受けず、有効に雑音が除去
できていることが判る。
出力信号Ａは、雑音により論理するが、この発明による
出力信号Ｂは、雑音の影響を受けず、有効に雑音が除去
できていることが判る。
この発明は上記の態様だけに限定させず、この発明の範
囲内で種々の変形態様力呵能である。
囲内で種々の変形態様力呵能である。
例えば、第２図に示す様に、論理回路として、２個のＮ
ＡＮＤ回路２１および２２を用いてもよい。
ＡＮＤ回路２１および２２を用いてもよい。
この発明の雑音除去回路により次の効果を奏する。
請求項１による雑音除去回路においては、従来のシュミ
ット回路などの様な電源端子間の直流パスが存在しない
ために、低消費電流で高速動作が可能であり、従って、
従来の回路で使用できなっかだクロックなどの内部への
遅延が問題となる信号にも使用できる。
ット回路などの様な電源端子間の直流パスが存在しない
ために、低消費電流で高速動作が可能であり、従って、
従来の回路で使用できなっかだクロックなどの内部への
遅延が問題となる信号にも使用できる。
従来のシュミット回路に比べて構成が簡単であり、回路
定数の決定を容易にして高信頼性回路設計に役立つ。
定数の決定を容易にして高信頼性回路設計に役立つ。
第１図はこの発明による雑音除去回路の一実施例を示す
囲路構成図、第２図はこの発明による変形例を示す回路
説明図、第３図は従来の回路の構成図、第４図は従来の
従来の回路の構成図、第５図（ａ）は雑音特性測定に用
いた従来の回路とこの発明による回路との回路の構成図
、第５図（ｂ）は雑音特性を示す波形図である。 ａ・・・入力端子、ｂ・・・出力端子、Ｃ・・・電源端
子、ｐ、ｑ・・・ノード、１１・・・インバータ、１２
・・・インバータ、１３・・・ｐ−チャネルＭＯＳ型Ｆ
ＥＴ。 １４ ・−・ｎ−チャネルＭＯＳ型ＦＥＴ、２１．２２
−Ｎ Ａ Ｎ Ｄ回路、３１，３２．３６−ｎ−チャネ
ルＭＯＳ型ＦＥＴ、３３，３４．３５・・・ｐ−チャネ
ルＭＯＳ型ＦＥＴ、３７．３８・・・インバータ。
囲路構成図、第２図はこの発明による変形例を示す回路
説明図、第３図は従来の回路の構成図、第４図は従来の
従来の回路の構成図、第５図（ａ）は雑音特性測定に用
いた従来の回路とこの発明による回路との回路の構成図
、第５図（ｂ）は雑音特性を示す波形図である。 ａ・・・入力端子、ｂ・・・出力端子、Ｃ・・・電源端
子、ｐ、ｑ・・・ノード、１１・・・インバータ、１２
・・・インバータ、１３・・・ｐ−チャネルＭＯＳ型Ｆ
ＥＴ。 １４ ・−・ｎ−チャネルＭＯＳ型ＦＥＴ、２１．２２
−Ｎ Ａ Ｎ Ｄ回路、３１，３２．３６−ｎ−チャネ
ルＭＯＳ型ＦＥＴ、３３，３４．３５・・・ｐ−チャネ
ルＭＯＳ型ＦＥＴ、３７．３８・・・インバータ。
Claims (1)
- 【特許請求の範囲】 １、１つ以上の共通な入力を持つ第１の論理回路および
第２の論理回路と、ソースに第１の電位が供給されたｐ
−チャネルＭＯＳ型電界効果トランジスタと、ソースに
第２の電位が供給されたｎ−チャネルＭＯＳ型電界効果
トランジスタとからなる雑音除去回路であって、 第１の論理回路の出力が前記ｐ−チャネルＭＯＳ型電界
効果トランジスタのゲートに接続され、第２の論理回路
の出力が前記ｎ−チャネルＭＯＳ型電界効果トランジス
タのゲートに接続され、ｐ−チャネルＭＯＳ型電界効果
トランジスタのドレインとｎ−チャネルＭＯＳ型電界効
果トランジスタのドレインとの接続点を出力し、 第１の論理回路の回路閾値を第２の論理回路の回路閾値
とずらして、入力信号に含まれる中間レベルの雑音を除
去することを特徴とする雑音除去回路。 ２、第１の論理回路の回路閾値が第２の論理回路の回路
閾値より高くし、回路閾値の高い第１の論理回路の出力
をｐ−チャネルＭＯＳ型ＦＥＴのゲートに入力し、回路
閾値の低い第２の論理回路の出力をｎ−チャネルＭＯＳ
型ＦＥＴのゲートに入力することを特徴とする請求項１
記載の雑音除去回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168185A JPH0217719A (ja) | 1988-07-06 | 1988-07-06 | 雑音除去回路 |
| EP89306896A EP0406491A1 (en) | 1988-07-06 | 1989-07-06 | Noise removing circuit |
| KR1019890009586A KR920010349B1 (ko) | 1988-07-06 | 1989-07-06 | 잡음제거회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168185A JPH0217719A (ja) | 1988-07-06 | 1988-07-06 | 雑音除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217719A true JPH0217719A (ja) | 1990-01-22 |
Family
ID=15863360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168185A Pending JPH0217719A (ja) | 1988-07-06 | 1988-07-06 | 雑音除去回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0406491A1 (ja) |
| JP (1) | JPH0217719A (ja) |
| KR (1) | KR920010349B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331228A (en) * | 1992-07-31 | 1994-07-19 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290021A (ja) * | 1985-10-15 | 1987-04-24 | Nec Corp | シユミツトトリガ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2737544B2 (de) * | 1977-08-19 | 1979-06-21 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Ausgangsverstärker mit CMOS-Transistoren |
-
1988
- 1988-07-06 JP JP63168185A patent/JPH0217719A/ja active Pending
-
1989
- 1989-07-06 EP EP89306896A patent/EP0406491A1/en not_active Withdrawn
- 1989-07-06 KR KR1019890009586A patent/KR920010349B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290021A (ja) * | 1985-10-15 | 1987-04-24 | Nec Corp | シユミツトトリガ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900002538A (ko) | 1990-02-28 |
| KR920010349B1 (ko) | 1992-11-27 |
| EP0406491A1 (en) | 1991-01-09 |
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