JPH0217719A - 雑音除去回路 - Google Patents
雑音除去回路Info
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- JPH0217719A JPH0217719A JP63168185A JP16818588A JPH0217719A JP H0217719 A JPH0217719 A JP H0217719A JP 63168185 A JP63168185 A JP 63168185A JP 16818588 A JP16818588 A JP 16818588A JP H0217719 A JPH0217719 A JP H0217719A
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- 230000000694 effects Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
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-
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/09—Resistor-transistor logic
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は、雑音除去回路に関し、より詳細には、高速
かつ低消費電流で動作し、雑音除去機能を持つ回路に関
する。
かつ低消費電流で動作し、雑音除去機能を持つ回路に関
する。
(従来の技術)
従来から、雑音除去機能を持つ回路としてシュミット回
路がある。シュミット回路は、第3図および第4図に示
される様な回路で構成されている。
路がある。シュミット回路は、第3図および第4図に示
される様な回路で構成されている。
第3図に示す態様のシュミット回路例は、共通の入力a
をゲートに持ち、各々並列に接続した2個のp−チャネ
ルMOS型電界効果トランジスタ(以下、FETという
)33および34並びに2個のn−チャネルMOS型F
ET31および32と、2個のp−チャネルMOS型F
ET33および34の接続点およびGND電位に接続さ
れたp−チャネルMOS型FET35と、2個のn−チ
ャネルMOS型FETの接続点および高電位Cに接続さ
れたn−チャネルMOS型FET36と、並列に接続し
たp−チャネルMOS型FET34とn−チャネルMO
S型FET32との接続点と入力側で接続し、出力側で
電源側のFET35および36の各々のゲートに接続さ
れた直列の2個のインバータ37および38とからなり
、2gIのインバータの接続点を出力すとする。
をゲートに持ち、各々並列に接続した2個のp−チャネ
ルMOS型電界効果トランジスタ(以下、FETという
)33および34並びに2個のn−チャネルMOS型F
ET31および32と、2個のp−チャネルMOS型F
ET33および34の接続点およびGND電位に接続さ
れたp−チャネルMOS型FET35と、2個のn−チ
ャネルMOS型FETの接続点および高電位Cに接続さ
れたn−チャネルMOS型FET36と、並列に接続し
たp−チャネルMOS型FET34とn−チャネルMO
S型FET32との接続点と入力側で接続し、出力側で
電源側のFET35および36の各々のゲートに接続さ
れた直列の2個のインバータ37および38とからなり
、2gIのインバータの接続点を出力すとする。
次いで、第3図に示すシュミット回路が、外部からの入
力信号の雑音から内部信号を保護する動作について説明
する。
力信号の雑音から内部信号を保護する動作について説明
する。
入力端子aからの入力信号が低レベルから高レベルに変
化するとき、その過程で、n−チャネルMOS型FET
31とn−チャネルMOS型FET36とが共にONす
る状態が存在し、電源端子Cおよびdの間で直流パスが
形成される。そのためにノード9点の電位が降下し全体
の回路閾値が下がる。逆に、入力端子aからの入力信号
が高レベルから低レベルに変化するとき、その過程で、
p−チャネルMOS型FET33とp−チャネルMOS
型FET35とが共にONt、、電源端子eおよびfの
間で直流パスが形成されて全体の回路閾値が上がる。
化するとき、その過程で、n−チャネルMOS型FET
31とn−チャネルMOS型FET36とが共にONす
る状態が存在し、電源端子Cおよびdの間で直流パスが
形成される。そのためにノード9点の電位が降下し全体
の回路閾値が下がる。逆に、入力端子aからの入力信号
が高レベルから低レベルに変化するとき、その過程で、
p−チャネルMOS型FET33とp−チャネルMOS
型FET35とが共にONt、、電源端子eおよびfの
間で直流パスが形成されて全体の回路閾値が上がる。
上述のように、入力信号が低レベルのときに回路閾値が
下かので、低レベルより高い中間レベルのノイズをカッ
トし、入力信号が高レベルのときに回路閾値が上がるの
で、高レベルより低い中間レベルのノイズをカットし、
雑音を除去した信号を出力すから送出させて、誤動作を
防止している。
下かので、低レベルより高い中間レベルのノイズをカッ
トし、入力信号が高レベルのときに回路閾値が上がるの
で、高レベルより低い中間レベルのノイズをカットし、
雑音を除去した信号を出力すから送出させて、誤動作を
防止している。
(発明が解決しようとする課題)
上述の様に、従来の回路では、ヒステリシスの幅を確保
するための回路閾値の変化を、第3図に示すノードpお
よびqの様に、各電源端子間に直流パスを設けることに
より制御し、雑音除去機能を持たせている。
するための回路閾値の変化を、第3図に示すノードpお
よびqの様に、各電源端子間に直流パスを設けることに
より制御し、雑音除去機能を持たせている。
しかしながら、電源端子間に直流パスを形成するために
、低抵抗MO8型トランジスタにより電源端子を短絡さ
せることになり、消費電流が増加する。また、入力に雑
音が無く、瞬時に変化する時も電源端子間に直流パスが
形成されて、多くの遅延量を伴い、その出力の追随性が
悪くなって、高速動作が要求される信号には使用するこ
とが難しかった。
、低抵抗MO8型トランジスタにより電源端子を短絡さ
せることになり、消費電流が増加する。また、入力に雑
音が無く、瞬時に変化する時も電源端子間に直流パスが
形成されて、多くの遅延量を伴い、その出力の追随性が
悪くなって、高速動作が要求される信号には使用するこ
とが難しかった。
さらに、ヒステリシスの幅などの設定が難しいく回路定
数の決定が容易でないなどの回路設計段階での問題があ
る。
数の決定が容易でないなどの回路設計段階での問題があ
る。
この発明は上述の背景に基づきなされたものであり、こ
の発明の目的とするところは、雑音除去機能を持ち、高
速かつ低消費電流で動作する回路を提供することである
。
の発明の目的とするところは、雑音除去機能を持ち、高
速かつ低消費電流で動作する回路を提供することである
。
(課題を解決するための手段)
この発明者は、上記の課題解決のために研究開発を進め
た結果、論理回路の回路閾値を他方の論理回路の回路閾
値とずらせば、この発明の目的達成に有効であるとの知
見を得て、この発明を完成するに至った。
た結果、論理回路の回路閾値を他方の論理回路の回路閾
値とずらせば、この発明の目的達成に有効であるとの知
見を得て、この発明を完成するに至った。
すなわち、この発明の雑音除去回路は、1つ以上の共通
な入力を持つ第1の論理回路および第2の論理回路と、
ソースに第1の電位が供給されたp−チャネルMOS型
FETと、ソースに第2の電位が供給されたn−チャネ
ルMOS型FETとからなる雑音回路であって、 第1の論理回路の出力が前記p−チャネルMOS型PE
Tのゲートに接続され、第2の論理回路の出力が前記n
−チャネルMOSI2FETのゲートに接続され、p−
チャネルMOS型FETのドレインとn−チャネルMO
S型FETのドレインとの接続点を出力し、 第1の論理回路の回路閾値を第2の論理回路の回路閾値
とずらして、入力信号に含まれる中間レベルの雑音を除
去することを特徴とするものである。
な入力を持つ第1の論理回路および第2の論理回路と、
ソースに第1の電位が供給されたp−チャネルMOS型
FETと、ソースに第2の電位が供給されたn−チャネ
ルMOS型FETとからなる雑音回路であって、 第1の論理回路の出力が前記p−チャネルMOS型PE
Tのゲートに接続され、第2の論理回路の出力が前記n
−チャネルMOSI2FETのゲートに接続され、p−
チャネルMOS型FETのドレインとn−チャネルMO
S型FETのドレインとの接続点を出力し、 第1の論理回路の回路閾値を第2の論理回路の回路閾値
とずらして、入力信号に含まれる中間レベルの雑音を除
去することを特徴とするものである。
この発明の好ましい態様において、回路閾値の高い第1
の論理回路の出力をp−チャネルMOS型FETのゲー
トに入力し、回路閾値の低い第2の論理回路の出力をn
−チャネルMOS型FETのゲートに入力する。
の論理回路の出力をp−チャネルMOS型FETのゲー
トに入力し、回路閾値の低い第2の論理回路の出力をn
−チャネルMOS型FETのゲートに入力する。
(作 用)
この発明による雑音除去回路の機能を概略的に説明する
。
。
雑音、すなわち中間レベルの入力があった場合、第1若
しくは第2の論理回路が論理して、p−チャネルMOS
型FETとn−チャネルMOS型FETとの両方が電源
に対して、ONまたはOFF状態になる。この状態は、
直前までの電圧レベルをダイナミックに保持する。従っ
て、入力電圧が高端または低端まで変動しないない限り
、出力は元のレベルを維持し、入力電圧が元の低レベル
に戻れば、出力端子からは元のレベルを出力し続ける。
しくは第2の論理回路が論理して、p−チャネルMOS
型FETとn−チャネルMOS型FETとの両方が電源
に対して、ONまたはOFF状態になる。この状態は、
直前までの電圧レベルをダイナミックに保持する。従っ
て、入力電圧が高端または低端まで変動しないない限り
、出力は元のレベルを維持し、入力電圧が元の低レベル
に戻れば、出力端子からは元のレベルを出力し続ける。
このように、この発明による雑音除去回路は雑音除去機
能を果たす。
能を果たす。
(実施例)
図面を参照しつつ、この発明をより具体的に説明する。
第1図は、この発明による一実施例の回路構成図である
。
。
この回路例では、共通な入力aを持つ第1の論理回路(
インバータ)11および第2の論理回路(インバータ)
12と、高レベル電源端子Cとソースで接続したp−チ
ャネルMOS型FET13と、ソースで接地されている
n−チャネルMOS型FET14とからなり、インバー
タ11の出力がp−チャネルMOS型FET13のゲー
トに接続され、インバータ12の出力がn−チャネルM
OS型FET14のゲートに接続され、p−チャネルM
OS型FET13のドレインとn−チャネルMOS型F
ET14のドレインとの接続点を出力端子すとする。
インバータ)11および第2の論理回路(インバータ)
12と、高レベル電源端子Cとソースで接続したp−チ
ャネルMOS型FET13と、ソースで接地されている
n−チャネルMOS型FET14とからなり、インバー
タ11の出力がp−チャネルMOS型FET13のゲー
トに接続され、インバータ12の出力がn−チャネルM
OS型FET14のゲートに接続され、p−チャネルM
OS型FET13のドレインとn−チャネルMOS型F
ET14のドレインとの接続点を出力端子すとする。
この発明によるこの例の回路においては、インバータ1
1の回路閾値はインバータ13の回路閾値よりも高く設
定されている。
1の回路閾値はインバータ13の回路閾値よりも高く設
定されている。
次いで、第1図に示す雑音除去回路例が、入力の雑音を
除去して内部信号を保護する動作について説明する。
除去して内部信号を保護する動作について説明する。
入力端子aに低レベルの電圧が加えられた状態では、2
つのインバータ11および12が共に反転し、インバー
タ11の出力およびインバータ12の出力が高レベルと
なる。p−チャネルMO3cFET13のゲートには高
レベルが入力されてp−チャネルMOS型FET13で
はOFFとなり、n−チャネルMOS型FET14のゲ
ートには高レベルが入力されてn−チャネルMOS型F
ET14ではONとなる。従って、出力端子すからは低
レベルを出力する。
つのインバータ11および12が共に反転し、インバー
タ11の出力およびインバータ12の出力が高レベルと
なる。p−チャネルMO3cFET13のゲートには高
レベルが入力されてp−チャネルMOS型FET13で
はOFFとなり、n−チャネルMOS型FET14のゲ
ートには高レベルが入力されてn−チャネルMOS型F
ET14ではONとなる。従って、出力端子すからは低
レベルを出力する。
入力端子aに低レベルの電圧が加えられた状態から、入
力電圧を徐々に上げて行き、低い方の回路閾値より高く
なると、低い回路閾値のインバータ12が反転するが、
p−チャネルMOS型FET1Bおよびn−チャネルM
OS型FET14が共にOFFとなるので、出力すは反
転直前の電圧レベルの低レベルをダイナミックに保持す
る。
力電圧を徐々に上げて行き、低い方の回路閾値より高く
なると、低い回路閾値のインバータ12が反転するが、
p−チャネルMOS型FET1Bおよびn−チャネルM
OS型FET14が共にOFFとなるので、出力すは反
転直前の電圧レベルの低レベルをダイナミックに保持す
る。
入力電圧が高い方の回路閾値より高くならない限り、出
力すは低レベルを維持し、入力電圧が元の低レベルに戻
れば、入力電圧が途中まで高(なったにも拘らず、出力
端子すからは低レベルを出力し続けたことになる。
力すは低レベルを維持し、入力電圧が元の低レベルに戻
れば、入力電圧が途中まで高(なったにも拘らず、出力
端子すからは低レベルを出力し続けたことになる。
入力電圧が高い方の回路閾値より高くなり、高レベルに
なると、インバータ11が反転してp−チャネルMOS
型FET13がONとなり、前述の様にn−チャネルM
OS型FET14がOFFである。従って、出力端子す
からは高レベルを出力する。
なると、インバータ11が反転してp−チャネルMOS
型FET13がONとなり、前述の様にn−チャネルM
OS型FET14がOFFである。従って、出力端子す
からは高レベルを出力する。
この様に、出力すから見た入力の回路閾値は、インバー
タ11の回路閾値とほぼ等しくなる。
タ11の回路閾値とほぼ等しくなる。
次いで、入力端子aに高レベルの電圧が加えられた状態
では、2つのインバータ11および12が共に反転し、
インバータ11の出力およびインバータ12の出力が低
レベルとなる。p−チャネルMOS型FET13のゲー
トには低レベルが入力されてp−チャネルMOS型FE
T13ではONとなり、n−チャネルMOS型FET1
4のゲートには低レベルが入力されてn−チャネルMO
S型FET14ではOFFとなる。従って、出力端子す
からは高レベルを出力する。
では、2つのインバータ11および12が共に反転し、
インバータ11の出力およびインバータ12の出力が低
レベルとなる。p−チャネルMOS型FET13のゲー
トには低レベルが入力されてp−チャネルMOS型FE
T13ではONとなり、n−チャネルMOS型FET1
4のゲートには低レベルが入力されてn−チャネルMO
S型FET14ではOFFとなる。従って、出力端子す
からは高レベルを出力する。
入力端子aに高レベルの電圧が加えられた状態から、入
力電圧を徐々に下げて行き、高い方の回路閾値より低く
なると、高い回路閾値のインバータ11が反転するが、
p−チャネルMOS型FET13およびn−チャネルM
OS型FE714が共にOFFとなるので、出力すは反
転直前の電圧レベルの高レベルをダイナミックに保持す
る。
力電圧を徐々に下げて行き、高い方の回路閾値より低く
なると、高い回路閾値のインバータ11が反転するが、
p−チャネルMOS型FET13およびn−チャネルM
OS型FE714が共にOFFとなるので、出力すは反
転直前の電圧レベルの高レベルをダイナミックに保持す
る。
入力電圧が低い方の回路閾値より低くならない限り、出
力すは高レベルを維持し、入力電圧が元の高レベルに戻
れば、入力端子が途中まで低くなったにも拘らず、出力
端子すからは高レベルを出力し続けたことになる。
力すは高レベルを維持し、入力電圧が元の高レベルに戻
れば、入力端子が途中まで低くなったにも拘らず、出力
端子すからは高レベルを出力し続けたことになる。
入力電圧が低い方の回路閾値より低くなり、低レベルに
なると、インバータ12が反転してn−チャネルMOS
型FET14がONとなり、前述の様にp−チャネルM
OS型FET13がOFFである。従って、出力端子す
からは低レベルを出力する。
なると、インバータ12が反転してn−チャネルMOS
型FET14がONとなり、前述の様にp−チャネルM
OS型FET13がOFFである。従って、出力端子す
からは低レベルを出力する。
この様に、出力すから見た入力の回路閾値は、インバー
タ12の回路閾値とほぼ等しくなる。
タ12の回路閾値とほぼ等しくなる。
次いで、第5図(a)に示す従来の回路とこの発明によ
る回路に、入力端子から雑音を含む入力信号があった場
合の動作波形(雑音特性)を第5図(b)に示す。
る回路に、入力端子から雑音を含む入力信号があった場
合の動作波形(雑音特性)を第5図(b)に示す。
第5図(b)から判るように、入力信号に対する従来の
出力信号Aは、雑音により論理するが、この発明による
出力信号Bは、雑音の影響を受けず、有効に雑音が除去
できていることが判る。
出力信号Aは、雑音により論理するが、この発明による
出力信号Bは、雑音の影響を受けず、有効に雑音が除去
できていることが判る。
この発明は上記の態様だけに限定させず、この発明の範
囲内で種々の変形態様力呵能である。
囲内で種々の変形態様力呵能である。
例えば、第2図に示す様に、論理回路として、2個のN
AND回路21および22を用いてもよい。
AND回路21および22を用いてもよい。
この発明の雑音除去回路により次の効果を奏する。
請求項1による雑音除去回路においては、従来のシュミ
ット回路などの様な電源端子間の直流パスが存在しない
ために、低消費電流で高速動作が可能であり、従って、
従来の回路で使用できなっかだクロックなどの内部への
遅延が問題となる信号にも使用できる。
ット回路などの様な電源端子間の直流パスが存在しない
ために、低消費電流で高速動作が可能であり、従って、
従来の回路で使用できなっかだクロックなどの内部への
遅延が問題となる信号にも使用できる。
従来のシュミット回路に比べて構成が簡単であり、回路
定数の決定を容易にして高信頼性回路設計に役立つ。
定数の決定を容易にして高信頼性回路設計に役立つ。
第1図はこの発明による雑音除去回路の一実施例を示す
囲路構成図、第2図はこの発明による変形例を示す回路
説明図、第3図は従来の回路の構成図、第4図は従来の
従来の回路の構成図、第5図(a)は雑音特性測定に用
いた従来の回路とこの発明による回路との回路の構成図
、第5図(b)は雑音特性を示す波形図である。 a・・・入力端子、b・・・出力端子、C・・・電源端
子、p、q・・・ノード、11・・・インバータ、12
・・・インバータ、13・・・p−チャネルMOS型F
ET。 14 ・−・n−チャネルMOS型FET、21.22
−N A N D回路、31,32.36−n−チャネ
ルMOS型FET、33,34.35・・・p−チャネ
ルMOS型FET、37.38・・・インバータ。
囲路構成図、第2図はこの発明による変形例を示す回路
説明図、第3図は従来の回路の構成図、第4図は従来の
従来の回路の構成図、第5図(a)は雑音特性測定に用
いた従来の回路とこの発明による回路との回路の構成図
、第5図(b)は雑音特性を示す波形図である。 a・・・入力端子、b・・・出力端子、C・・・電源端
子、p、q・・・ノード、11・・・インバータ、12
・・・インバータ、13・・・p−チャネルMOS型F
ET。 14 ・−・n−チャネルMOS型FET、21.22
−N A N D回路、31,32.36−n−チャネ
ルMOS型FET、33,34.35・・・p−チャネ
ルMOS型FET、37.38・・・インバータ。
Claims (1)
- 【特許請求の範囲】 1、1つ以上の共通な入力を持つ第1の論理回路および
第2の論理回路と、ソースに第1の電位が供給されたp
−チャネルMOS型電界効果トランジスタと、ソースに
第2の電位が供給されたn−チャネルMOS型電界効果
トランジスタとからなる雑音除去回路であって、 第1の論理回路の出力が前記p−チャネルMOS型電界
効果トランジスタのゲートに接続され、第2の論理回路
の出力が前記n−チャネルMOS型電界効果トランジス
タのゲートに接続され、p−チャネルMOS型電界効果
トランジスタのドレインとn−チャネルMOS型電界効
果トランジスタのドレインとの接続点を出力し、 第1の論理回路の回路閾値を第2の論理回路の回路閾値
とずらして、入力信号に含まれる中間レベルの雑音を除
去することを特徴とする雑音除去回路。 2、第1の論理回路の回路閾値が第2の論理回路の回路
閾値より高くし、回路閾値の高い第1の論理回路の出力
をp−チャネルMOS型FETのゲートに入力し、回路
閾値の低い第2の論理回路の出力をn−チャネルMOS
型FETのゲートに入力することを特徴とする請求項1
記載の雑音除去回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63168185A JPH0217719A (ja) | 1988-07-06 | 1988-07-06 | 雑音除去回路 |
EP89306896A EP0406491A1 (en) | 1988-07-06 | 1989-07-06 | Noise removing circuit |
KR1019890009586A KR920010349B1 (ko) | 1988-07-06 | 1989-07-06 | 잡음제거회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63168185A JPH0217719A (ja) | 1988-07-06 | 1988-07-06 | 雑音除去回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0217719A true JPH0217719A (ja) | 1990-01-22 |
Family
ID=15863360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63168185A Pending JPH0217719A (ja) | 1988-07-06 | 1988-07-06 | 雑音除去回路 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0406491A1 (ja) |
JP (1) | JPH0217719A (ja) |
KR (1) | KR920010349B1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5331228A (en) * | 1992-07-31 | 1994-07-19 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6290021A (ja) * | 1985-10-15 | 1987-04-24 | Nec Corp | シユミツトトリガ回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2737544B2 (de) * | 1977-08-19 | 1979-06-21 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Ausgangsverstärker mit CMOS-Transistoren |
-
1988
- 1988-07-06 JP JP63168185A patent/JPH0217719A/ja active Pending
-
1989
- 1989-07-06 EP EP89306896A patent/EP0406491A1/en not_active Withdrawn
- 1989-07-06 KR KR1019890009586A patent/KR920010349B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6290021A (ja) * | 1985-10-15 | 1987-04-24 | Nec Corp | シユミツトトリガ回路 |
Also Published As
Publication number | Publication date |
---|---|
KR900002538A (ko) | 1990-02-28 |
KR920010349B1 (ko) | 1992-11-27 |
EP0406491A1 (en) | 1991-01-09 |
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