KR100301429B1 - 멀티플렉서 - Google Patents

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Abstract

본 발명은 회로의 오동작을 초래하는 해저드(Hazard)를 제거하고 트랜지스터의 수를 감소시키기 위한 멀티플렉서에 관한 것으로, 이를 위한 본 발명은 소스에 제1 입력신호가 입력되며 드레인단이 출력노드에 연결된 NMOS트랜지스터; 상기 출력노드에 드레인에 연결되고 소스에 제2 입력신호가 입력되며 상기 NMOS 트랜지스터와 공통으로 게이트에 제3 입력신호가 입력되는 PMOS 트랜지스터; 및 상기 출력노드에 직렬 접속된 제1, 2 반전게이트를 포함하여 이루어진다.
[색인어]
멀티플렉서, 반전게이트, 트랜지스터, 해저드

Description

멀티플렉서
본 발명은 멀티플렉서에 관한 것으로, 특히 트랜지스터의 수를 최소화하여 회로의 점유 면적을 줄이며, 회로의 오동작을 초래하는 해저드(Hazard)를 제거하여 에러 발생을 사전에 방지하고, 전력 소모를 줄인 멀티플렉서(Multiplexer; MUX)에 관한 것이다.
일반적으로, 디지털 논리 설계시 많은 게이트(Gate)들이 사용되고 있으며, 주문형 집적회로(ASIC)나 범용 집적회로(ASSP : Application Standard Specific Product) 등의 설계를 위해 많은 매크로 서브블록(Macro-Sub-Block)들을 라이브러리(Library)로 제작하여 사용하고 있다.
그런데, 이중 가장 많이 사용되고 있는 매크로셀(Macro Cell)중 하나가 멀티플렉서(Multiplexer)인데, 특히 2:1 다중화기는 마치 게이트처럼 빈번하게 사용되는 매크로셀 가운데 하나이다.
제1도는 종래의 2:1 멀티플렉서(MUX)의 회로 구성도로서, 도면에서 “101 내지 103”은 반전 논리곱(NAND) 게이트이고, “104”는 반전 게이트(Inverter)를 각각 나타낸 것이다.
제1도를 참조하면, 종래의 멀티플렉서(MUX)는 제1 입력단자(Pl)를 통해 인가되는 입력신호(A)와 제3 입력단자(P3)를 통해 인가되는 제어입력신호(C)를 반전 논리곱(NAND) 연산하기 위한 제1 반전 논리곱 게이트(101)와, 제3 입력단자(P3)를 통해 인가되는 제어입력신호(C)를 반전시키기 위한 반전 게이트(104)와, 상기 반전 게이트(104)로부터 출력되는 반전신호와 제2 입력단자(P2)를 통해 인가되는 입력신호(B)를 반전 논리곱 연산하기 위한 제2 반전 논리곱 게이트(102)와, 상기 제1 반전 논리곱 게이트(101)로부터 인가되는 출력신호(D)와 상기 제2 반전 논리곱 게이트(102)로부터 인가되는 출력신호(E)를 반전 논리곱 연산하기 위한 제3 반전 논리곱 게이트(103)를 포함한다.
상기한 바와 같이 3개의 반전 논리곱 게이트(101 내지 103)와 1개의 반전 게이트(104)로 구성되는 종래의 멀티플렉서(MUX)의 동작을 살펴보면 다음과 같다.
만약, 상기 제1 입력단자(P1) 및 제2 입력단자(P2)에 각각 하이(High) 상태의 신호(A,B)가 인가되고, 상기 제3 입력단자(P3)에 로우(Low) 상태의 제어입력신호(C)가 인가되면, 반전 게이트(104)의 출력값이 하이(“1”)가 되어 제1 반전 논리곱 게이트(101) 및 제2 반전 논리곱 게이트(102)의 출력신호(D,E)는 각각 하이(“1”) 및 로우(“0”)가 된다. 따라서, 제3 반전 게이트(103)는 출력단자(Output1)를 통해 최종적으로 하이(“1”) 신호를 출력한다.
제2도는 제1도의 멀티플렉서(MUX)의 동작 타이밍도이다.
제2도를 참조하면, 제3 반전 게이트(103)의 출력단자(Output1)를 통해 출력된 출력신호는 원치 않는 해저드(Hazard)를 만든다. 여기서, 해저드(Hazard)는 경우에 따라 디지털 논리 설계시 많은 에러 발생의 원인이 되며, 이러한 해저드의 전파에 의해 전력(Dynamic Power) 소모가 발생하여 불필요한 전력의 손실을 초래한다.
특히, 위에서와 같이 종래의 멀티플렉서에 의해 발생되는 해저드(Hazard) 문제는 궤환 회로 구성시 끝없이 토글(Toggle)되는 결과를 유발하여 칩의 오동작 원인이 되기도 하였다.
이러한 문제점을 개선하기 위하여, 종래에 해저드를 제거한 멀티플렉서(MUX)가 제안되었는데, 이를 제3도를 참조하여 설명한다.
제3도는 종래의 해저드를 제거한 멀티플렉서(MUX)의 회로 구성도로서, 도면에서 “301 내지 304”는 반전 논리곱(NAND) 게이트이고, “305”는 반전 게이트(Inverter)를 각각 나타낸 것이다.
제3도를 참조하면, 종래의 해저드를 제거한 멀티플렉서(MUX)는 제1 입력단자(P1)를 통해 인가되는 입력신호(A)와 제3 입력단자(P3)를 통해 인가되는 제어입력신호(C)를 반전 논리곱(NAND) 연산하기 위한 제1 반전 논리곱 게이트(301)와, 상기 제1 입력단자(P1)를 통해 인가되는 입력신호(A)와 제3 입력단자(P3)를 통해 입력되는 제어입력신호(C)를 반전 논리곱 연산하기 위한 제2 반전 논리곱 게이트(302)와, 상기 제3 입력단자(P3)를 통해 인가되는 제어입력신호(C)를 반전시키기 위한 반전 게이트(305)와, 상기 반전 게이트(305)로부터 출력된 반전신호와 상기 제2 입력단자(P2)를 통해 인가되는 입력신호(B)를 반전 논리곱 연산하기 위한 제3 반전 논리곱 게이트(303)와, 제1 내지 제3 반전 논리곱 게이트(301 내지 303)로부터 인가되는 출력신호(D,E,F)를 반전 논리곱 연산하기 위한 제4 반전 논리곱 게이트(304)를 포함한다.
상기한 바와 같이 해저드를 제거한 종래의 멀티플렉서(MUX)의 동작을 살펴보면 다음과 같다.
만약, 상기 제1 입력단자(P1)와 상기 제2 입력단자(P2)에 각각 하이(High) 상태의 입력신호(A,B)가 인가되고, 상기 제3 입력단자(P3)에 로우(Low) 상태의 제어입력신호(C)가 인가되면, 반전 게이트(305)의 출력값이 하이(“1”) 상태가 되어 제1 반전 논리곱 게이트(301) 내지 제3 반전 논리곱 게이트(303)의 출력신호(D,F,E)는 각각 하이(“1”), 로우(“0”), 및 로우(“0”) 상태가 된다. 따라서, 상기 제4 반전 논리곱 게이트(304)는 출력단자(Output2)를 통해 최종적으로 하이(“1”) 신호를 출력한다.
제4도는 제3도의 멀티플렉서(MUX)의 동작 타이밍도이다.
제4도를 참조하면, 출력단자(Output2)를 통해 출력된 출력신호에서 해저드(Hazard)가 제거되었음을 알 수 있다.
그러나, CMOS 트랜지스터를 이용하여 상기 멀티플렉서를 설계한다고 가정할 때, 상기 제1도의 멀티플렉서는 14개의 트랜지스터를 필요로 하는 반면, 상기 제3도의 해저드가 제거된 멀티플렉서는 무려 20개의 트랜지스터를 필요로 한다.
따라서, 회로의 구성이 복잡해져서 칩에서의 점유 면적이 늘어날 뿐만아니라, 크리티컬 경로(Critical Path)가 1개의 반전 게이트와 2개의 반전 논리곱 게이트로 구성되므로써 속도가 저하되는 문제점이 있었다.
상기한 바와 같은 종래의 제반 문제점을 해결하기 위하여 안출된 본 발명은, 회로의 오동작을 초래하는 해저드(Hazard)를 제거함과 동시에 구성에 요구되는 트랜지스터의 수를 최소화한 멀티플렉서를 제공하는데 그 목적이 있다.
제1도는 종래의 해저드를 갖고 있는 멀티플렉서(MUX)의 회로 구성도.
제2도는 제1도의 멀티플렉서(MUX)의 동작 타이밍도.
제3도는 종래의 해저드를 제거한 개선된 멀티플렉서(MUX)의 회로 구성도.
제4도는 제3도의 멀티플렉서(MUX)의 동작 타이밍도.
제5도는 본 발명에 따른 트랜지스터 수를 최소화하면서 해저드를 제거한 멀티플렉서의 일실시예 회로 구성도.
제6도는 본 발명에 따른 트랜지스터 수를 최소화하면서 해저드를 제거한 멀티플렉서의 다른 실시예 회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
PM1 : PMOS 트랜지스터 NM1 : NMOS 트랜지스터
IV11 : 제1 반전게이트 IV12 : 제2 반전게이트
상기 목적을 달성하기 위한 본 발명의 멀티플렉서는 소스에 제1 입력신호가 입력되며 드레인단이 출력노드에 연결된 NMOS트랜지스터; 상기 출력노드에 드레인이 연결되고 소스에 제2 입력신호가 입력되며 상기 NMOS 트랜지스터와 공통으로 게이트에 제3 입력신호가 입력되는 PMOS 트랜지스터; 및 상기 출력노드에 직렬 접속된 제1, 2 반전게이트를 포함하여 이루어짐을 특징으로 하고, 본 발명의 멀티플렉서는 소스에 제1 반전게이트가 연결되어 상기 소스에 입력되는 제1 입력신호를 반전시키고 드레인단이 출력노드에 연결된 NMOS 트랜지스터; 상기 출력노드에 드레인이 연결되고 소스에 제2 반전게이트가 연결되어 상기 소스에 입력되는 제2 입력신호를 반전시키며 상기 NMOS 트랜지스터와 공통으로 게이트에 제3 입력신호가 입력되는 PMOS 트랜지스터; 및 상기 출력노드에 직렬 접속된 제3 반전게이트를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
제5도는 본 발명에 따른 해저드를 제거한 멀티플렉서의 일실시예 회로 구성도이다.
본 발명의 바람직한 일실시예에 따른 트랜지스터와 해저드를 제거한 다중화장치는 제3 입력단자(P3)를 통해 제3 입력신호(C)가 게이트에 인가되고 제1 입력단자(P1)를 통해 제1 입력신호(A)를 소오스에 인가하여 드레인으로 출력하기 위한 NMOS 트랜지스터(NM1)와, 제3 입력단자(P3)를 통해 제3 입력신호(C)가 게이트에 인가되고 제2 입력단자(P2)를 제2 입력신호(B)를 소오스에 인가하여 드레인으로 출력하기 위한 PMOS 트랜지스터(PM1)를 포함한다. 또한, NMOS 트랜지스터(NM1) 및 PMOS 트랜지스터(PM1)의 드레인에 각각 연결된 출력단자(P4)와 최종 출력단자(Output2) 사이에 직렬 연결된 제1 반전 게이트(IV11) 및 제2 반전 게이트(IV12)를 포함한다.
상기한 바와 같은 구성을 갖는 본 발명의 일실시예에 따른 다중화 장치의 동작을 살펴보면 다음과 같다.
만약, 하이(High) 상태의 제1,2 입력신호(A,B)와 로우(Low) 상태의 제3 입력신호(C)가 인가되면, PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 게이트에 인가되는 제3 입력신호(C)가 로우(“0”) 상태이므로 PMOS 트랜지스터(PM1)는 턴온되고, NMOS 트랜지스터(NM1)는 턴오프된다.
따라서, PMOS 트랜지스터(PM1)는 제2 입력신호(B)가 소오스에 인가되어 드레인으로 출력되므로 출력단자(P4)에 하이(“1”)값을 출력한다.
그러므로, 제1 및 제2 반전 게이트(IV11,IV12)는 PMOS 트랜지스터(PM1)의 출력값(“1”)을 버퍼링시켜 최종 출력단(Output2)을 통해 하이(“1”) 신호를 출력한다.
상기한 바와 같이 본 발명의 일실시예에 따른 다중화 장치는 제3 입력신호(C)에 의해 PMOS 트랜지스터(PM1) 또는 NMOS 트랜지스터(NM1)중 하나를 턴온시키는 스위칭 기능을 수행한다.
따라서, 제3 입력신호(C)가 논리값 하이(즉, VDD: 전원전압)이면 NMOS 트랜지스터(NM1)가 턴온되고 PMOS 트랜지스터(PM1)가 턴오프되어 제1 입력신호(A)가 출력단자(P4)에 출력된다. 또한, 제3 입력신호(C)가 논리값 로우(즉, VGND: 접지전압)이면 PMOS 트랜지스터(PM1)가 턴온되고 NMOS 트랜지스터(NM1)가 턴오프되어 제2 입력신호(B)가 출력단자(P4)에 출력된다.
여기서, 출력단자(P4)에서 출력되는 값은 때에 따라 불완전한 논리값을 나타낼 수도 있다. 따라서, 보다 확실한 논리 임계값(Logic Threshold)에 속하게 하기 위하여 제1 및 제2 반전 게이트(IV11,IV12)를 직렬 연결하므로써 고임피던스(High Impedance) 및 스피드를 개선하고 최종 출력단자(Output2)에 보다 확실하게 복원하여 출력시킨다.
직렬 연결된 제1 및 제2 반전 게이트(IV11,IV12)의 출력값을 최종 출력단자(Output2)를 통해 출력하면, 제4도와 같이 특정 구간에서 해저드(Hazard)가 제거된 출력 파형을 얻을 수 있다. 즉, 본 발명의 일실시예에 따른 다중화 장치의 동작 특성을 나타낸 타이밍도는 제4도와 동일하다.
그리고, 본 발명의 바람직한 일실시예에 따른 다중화 장치는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)를 사용하여 6개의 트랜지스터로 구현할 수 있어 종래에 비해 현저하게 트랜지스터의 수를 줄일 수 있다. 또한, 1개의 패스 트랜지스터와 2개의 반전 게이트로 크리티컬 경로를 구성하므로써 속도가 개선된다.
제6도는 본 발명에 따른 해저드를 제거한 멀티플렉서의 다른 실시예 회로 구성도이다.
본 발명의 바람직한 다른 실시예에 따른 트랜지스터 수와 해저드를 제거한 다중화 장치는 제1 입력단자(P1)를 통해 인가되는 제1 입력신호(A)를 반전시키기 위한 제1 반전 게이트(IV21)와, 제2 입력단자(P2)를 통해 인가되는 제2 입력신호(B)를 반전시키기 위한 제2 반전 게이트(IV22)와, 제3 입력단자(P3)를 통해 제3 입력신호(C)가 게이트에 인가되고 제1 반전 게이트(IV21)로부터 출력된 반전신호를 소오스에 인가하여 드레인으로 출력하기 위한 NMOS 트랜지스터(NM2)와, 제3 입력단자(P3)를 통해 제3 입력신호(C)가 게이트에 인가되고 제2 반전 게이트(IV22)로 부터 출력된 반전신호를 소오스에 인가하여 드레인으로 출력하기 위한 PMOS 트랜지스터(PM2)와, NMOS 트랜지스터(NM2) 및 PMOS 트랜지스터(PM2)의 드레인에 각각 연결된 출력단자(P4)와 최종 출력단(Output2) 사이에 연결된 제3 반전 게이트(IV23)를 포함한다.
상기한 바와 같은 구성을 갖는 본 발명의 다른 실시예에 따른 다중화 장치화 동작을 살펴보면 다음과 같다.
만약, 하이(High) 상태의 제1, 2 입력신호(A,B)와 로우(Low) 상태의 제3 입력신호(C)가 인가되면, 제1 및 제2 반전 게이트(IV21,IV22)의 출력값이 로우(“0”) 상태가 되며, PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM2)의 게이트에 인가되는 제3 입력신호(C)가 로우(“0”) 상태이므로 PMOS 트랜지스터(PM2)는 턴온되고, NMOS 트랜지스터(NM2)는 턴오프된다.
따라서, PMOS 트랜지스터(PM2)는 제2 반전 게이트(IV22)의 출력신호가 소오스에 인가되어 드레인으로 출력되므로 로우(“0”)값을 출력한다.
그러므로, 제3 반전 게이트(IV3)는 PMOS 트랜지스터(PM2)의 출력값(“0”)을 반전시켜 최종 출력단(Output2)을 통해 하이(“1”) 신호를 출력한다.
상기한 바와 같이 본 발명의 다른 실시예에 따른 다중화 장치는 제3 입력신호(C)에 의해 PMOS 트랜지스터(PM2) 또는 NMOS 트랜지스터(NM2)중 하나를 턴온시키는 스위칭 기능을 수행한다.
따라서, 제3 입력신호(C)가 논리값 하이(즉, VDD: 전원전압)이면 NMOS 트랜지스터(NM2)가 턴온되고 PMOS 트랜지스터(PM2)가 턴오프되어 제1 입력신호(A)가 출력단자(P4)에 출력된다. 또한, 제3 입력신호(C)가 논리값 로우(즉, VGND: 접지전압)이면 PMOS 트랜지스터(PM2)가 턴온되고 NMOS 트랜지스터(NM2)가 턴오프되어 제2 입력신호(B)가 출력단자(P4)에 출력된다.
상기한 바와같이 본 발명의 바람직한 다른 실시예에 따른 다중화 장치의 최종 출력단자(Output2)에서의 출력신호를 검출하면, 제4도와 같이 특정 구간에서 해저드(Hazard)가 제거된 출력 파형을 얻을 수 있다.
또한, 전술한 바와 같은 본 발명의 기술사상은 2:1 멀티플렉서에 한정되지 않고 다른 멀티플렉서의 설계에도 확장하여 응용할 수 있음은 자명하다.
본 발명의 바람직한 다른 실시예에 따른 다중화 장치는 PMOS 트랜지스터(PH2) 및 NMOS 트랜지스터(NM2)를 사용하여 6개의 트랜지스터로 구현할 수 있어 종래에 비해 현저하게 트랜지스터의 수를 줄일 수 있고, 크리티컬 경로도 감소시킬 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기한 바와 같은 본 발명은, 트랜지스터의 수를 줄여 회로의 점유 면적을 줄이며, 회로의 오동작을 초래하는 해저드(Hazard)를 제거하여 에러 발생을 사전에 방지하고 크리티컬(Critical) 경로를 감소시켜 속도를 증가시키며, 전력 소모를 줄이므로써 전체 회로의 성능을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 멀티플렉서에 있어서, 소스에 제1 입력신호가 입력되며 드레인단이 출력노드에 연결된 NMOS트랜지스터; 상기 출력노드에 드레인이 연결되고 소스에 제2 입력신호가 입력되며 상기 NMOS 트랜지스터와 공통으로 게이트에 제3 입력신호가 입력되는 PMOS 트랜지스터; 및 상기 출력노드에 직렬 접속된 제1, 2 반전게이트를 포함하여 이루어짐을 특징으로 하는 멀티플렉서.
  2. 멀티플렉서에 있어서, 소스에 제1 반전게이트가 연결되어 상기 소스에 입력되는 제1 입력신호를 반전시키고 드레인단이 출력노드에 연결된 NMOS 트랜지스터; 상기 출력노드에 드레인이 연결되고 소스에 제2 반전게이트가 연결되어 상기 소스에 입력되는 제2 입력신호를 반전시키며 상기 NMOS 트랜지스터와 공통으로 게이트에 제3 입력신호가 입력되는 PMOS 트랜지스터; 및 상기 출력노드에 직렬 접속된 제3 반전게이트를 포함하여 이루어짐을 특징으로 하는 멀티플렉서.
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