KR930007837Y1 - Atd회로 - Google Patents

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KR930007837Y1
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금성일렉트론 주식회사
문정환
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Abstract

내용 없음.

Description

ATD회로
제 1 도는 종래의 ATD 회로도.
제 2 도는 제 1 도에서의 타이밍도.
제 3 도는 본 고안의 ATD 회로도.
제 4 도는 제 3 도에서의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
21 : 딜레이 22 : 인버터
23 : 노아게이트 24~26 : 피모스트랜지스터
27, 28 : 엔모스트랜지스터
본 고안은 ATD(Address Transition Detect) 회로에 관한 것으로, 특히 트랜지스터수를 감소시킴으로서 칩의 레이아웃(Rayout) 면적을 줄일수 있으며 논리회로 설계시 회로의 지연을 단축할수 있도록한 ATD회로에 관한 것이다.
종래 ATD회로는 제 1 도에 도시된 바와같이, 어드레스 입력(AT)과 인에이블신호(CS)를 노아조합하는 노아게이트(1)의 출력이 인가된 인버터(2)의 출력을 노아게이트(6)의 일측입력에 접속함과 아울러 딜레이(4)를 통해 상기 노아게이트(6)의 타측입력에 접속하고 상기 인버터(2)의 출력이 인가된 인버터(3)의 출력을 노아게이트(7)의 일측입력에 접속함과 아울러 딜레이(5)를 통해 상기 노아게이트(7)의 타측입력에 접속하며 상기 노아게이트(6)(7)의 출력이 양측입력에 접속된 노아게이트 (8)에서 출력신호가 발생되게 구성된 것으로, 이와같은 종래 회로의 동작 과정을 제 2 도의 타이밍도를 참조하여 설명하면 다음과 같다.
우선, 어드레스신호(AI)와 인에이블신호(CS)를 조합한 노아게이트(1)의 출력을 인버터(2)가 반전시킴에 따른 입력(a)은 딜레이(4)에서 지연되어 출력(b)됨과 아울러, 인버터(3)를 통해 반전된 신호(c)로 출력되며 이 신호(c)는 딜레이(5)를 지나 지연된 신호(d)가 된다. 이때, 입력신호(a)와 딜레이(4)에서 지연된 신호(b)가 동시에 "0"인 상태에서만 노아게이트(6)의 상태가 "1"의 상태로 출력(e)된다.
또한 인버터(3)의 출력과 딜레이(5)에서 지연된 신호(d)가 동시에 "0"일 경우에만 노아게이트(7)의 상태가 "1"인 신호가 출력(f)된다. 이에따라, 노아게이트 (6)(7)의 출력신호(e)(f)가 동시에 "0"인 상태에서만 노아게이트(8)의 출력(g)의 상태가 "1"이 된다.
따라서, 출력(g)은 제 2 도와 같이 발생된다.
그러나, 이와같은 종래의 ATD회로는 적어도 딜레이가 2개, 노아(NOR)게이트가 3개, 인버터 1개가 사용되며, 노아(NOR)게이트당 트랜지스터수가 4개씩 인버터가 2개씩 사용하므로 설계시 칩의 레이아웃(Rayout)면적이 커지며 회로의 지연시간이 커진다는 문제점이 있었다.
본 고안은 이러한 종래의 문제점을 해결하기 위하여 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제 3 도는 본 고안 ATD회로도로서 이에 도시한 바와같이, 어드레스신호(AI)와 인에이블신호(CS)가 입력에 접속된 노아게이트(1)의 출력이 인가된 인버터(2)의 출력을 노아게이트(23)의 일측입력에 접속함과 아울러 딜레이(21) 및 인버터(22)에 인가하고, 상기 인버터(22)의 출력을 소스가 접지된 엔모스 트랜지스터(28)의 게이트와 드레인이 접지된 피모스 트랜지스터(26)의 게이트에 공통접속하며 상기 엔모스 트랜지스터(28)의 드레인과 피모스 트랜지스터(26)의 소스가 드레인과 소스에 각기 접속된 피모스 트랜지스터(25), 엔모스 트랜지스터(27)의 게이트를 공통 접속하여 그 접속점을 상기 딜레이(21)의 출력과 노아게이트(23)의 타측입력에 접속하고 상기 노아게이트(23)의 출력을 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(24)의 게이트에 접속하며 그 피모스 트랜지스터(24)의 드레인을 상기 피모스 트랜지스터 (25)의 소스 및 엔모스 트랜지스터(27)의 드레인에 공통 접속하여 그 접속점이 출력단이 되게 구성한다.
이와같이 구성한 본 고안의 동작 및 작용효과를 제 4 도의 타이밍도를 참조하여 상세히 설명하면 다음과 같다.
어드레스신호(AI)와 인에이블신호(CS)를 노아링하는 노아게이트(1)의 출력을 인버터(2)에서 반전시킨 신호(a)가 노아게이트(23)의 일측 입력에 인가될 때 상기 신호(a)는 딜레이(21)를 통해 지연되어 지연된 신호(b)가 상기 노아게이트(23)의 타측 입력과 피모스 트랜지스터(25) 및 엔모스 트랜지스터(27)의 게이트에 인가되고 또한 상기신호(a)는 인버터(22)를 통해 반전되어 그 반전된 신호(c)가 피모스 트랜지스터(26) 및 엔모스 트랜지스터(25)의 게이트에 인가된다.
이에따라, 제 4 도의 타이밍도와 같이 인버터(2)의 출력(a) 또는 딜레이(21)의 출력(21)이 고전위이면 노아게이트(23)의 출력(d)는 논리 "1"이 됨으로 상기 신호(a)가 고전위가 된후 소정시간동안 상기 노아게이트(23)의 출력(d)이 논리 "0"이 되어 피모스 트랜지스터(24)가 "온"상태를 유지하게 된다.
이때 제 4 도의 타이밍도와 같이 딜레이(21)의 출력(b)과 인버터(22)의 출력(c)이 모두 논리 "0"이면 피모스 트랜지스터(25, 26)는 "온"됨과 아울러 엔모스 트랜지스터(27, 28)는 "오프" 상태가 되어 피모스 트랜지스터(24)를 통해 인가되는 전압(Vcc)에 의해 출력(e)는 논리 "1"이 되고, 상기 딜레이(21)의 출력(b)과 인버터(22)의 출력(c)이 모두 논리 "1"이면 상기 피모스 트랜지스터(25, 26)는 "오프"가 됨과 아울러 엔모스 트랜지스터(27, 28)는 "온"이 되어 상기 피모스 트랜지스터 (24)를 통해 인가된 전압(Vcc)에 의해 출력(e)은 논리 "1"이 된다.
그리고, 딜레이(21)의 출력(b)과 인버터(22)의 출력(c)이 각각("0", "1")이면 피모스와 엔모스 트랜지스터(25)(28)는 논리 "온" 상태가 됨과 아울러 피모스와 엔모스 트랜지스터(27)(26)는 논리 "오프"상태가 되어 피모스 트랜지스터(24)를 통해 인가된 전압(Vcc)이 상기 트랜지스터(25)(28)를 통해 접지로 인가됨에 의해 출력(e)은 논리 "0"가 된다. 또한 딜레이(21)의 출력(b)과 인버터(22)의 출력(c)이 각기 ("1", "0")이면 피모스와 엔모스 트랜지스터(25)(28)는 논리 "오프", 피모스와 엔모스 트랜지스터(27)(26)는 논리 "온"의 상태가 되어 피모스 트랜지스터(24)를 통해 인가된 전압(Vcc)이 상기 트랜지스터(27)(26)을 통해 접지로 인가됨에 의해 출력(e)은 "0"의 상태가 된다.
이와같은 동작상태를 나타낸 진리표는 다음과 같다.
따라서, 입력(a)이 고전위가 되면 딜레이(21)에서 지연되는 소정시간동안 피모스 트랜지스터(24)가 논리 "온" 상태를 유지하고 피모스 트랜지스터(25)(26) 및 엔모스 트랜지스터(27)(28)이 논리 "온" "오프" 상태가 됨에 따라 출력(E)은 제 4 도에 도시한 바와같이 발생된다.
상기에서 상세히 설명한 바와같이 본 고안 ATD회로는 회로설계의 경우 적은 수의 트랜지스터를 사용하여 회로를 구성할수 있어 칩내에서의 레이아웃(Rayout)시 차지하는 면적을 적게할수 있을 뿐아니라 입력데이타에 대하여 출력을 얻는데 걸리는 지연시간을 단축시킬수 있는 효과를 갖는다.

Claims (1)

  1. 어드레스신호(AI)와 인에이블신호(CS)가 양측 입력에 접속된 노아게이트(1)의 출력을 인버터(2)의 입력에 접속하고 그 인버터(2)의 출력(a)을 노아게이트(23)의 일측입력, 딜레이(21)의 입력 및 인버터(22)의 입력에 접속하며 상기 인버터(22)의 출력(c)를 소스와 드레인이 각기 접지된 엔모스, 피모스 트랜지스터 (28)(26)의 게이트에 접속하고 상기 엔모스, 피모스 트랜지스터(28)(26)의 드레인과 소스에 각기 드레인과 소스가 접속된 피모스, 엔모스 트랜지스터 (25)(27)의 게이트를 상기 딜레이(21)의 출력(b)과 노아게이트(23)의 타측입력에 접속하며 그 노아게이트(23)의 출력(d)이 게이트에 접속된 피모스 트랜지스터(24)의 소스를 전압 단(Vcc)에 접속하고 그 피모스 트랜지스터(24)의 드레인을 상기 피모스 트랜지스터 (25)의 소스와 엔모스 트랜지스터(27)의 드레인에 공통접속하여 그 접속점에서 출력(e)이 발생되게 구성함을 특징으로 하는 ATD회로.
KR2019910000571U 1991-01-15 1991-01-15 Atd회로 KR930007837Y1 (ko)

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