KR960039349A - 반도체 집적회로 - Google Patents

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Abstract

제1패스트랜지스터 회로(PT1)와 제2패스트랜지스터 회로(PT2) 사이에서는 전단 출력신호를 후단 게이트에 인가하고, 제2패스트랜지스터 회로(PT2)와 제2패스트랜지스터(PT3) 사이에서는 전단 출력신호를 후단의 소오스·드레인 경로에 인가하고, 제1패스트랜지스터 회로(PT1)의 제1입력노드(In1)와 제2입력노드(In2)에는 논리적으로 독립관계에 있는 제1입력신호와 제2입력신호를 인가하는 방식이 채용된다. 필요 트랜지스터수가 적고, 소비전력 및 지연의 저감이 가능하며, 복잡한 논리기능을 실현하는 패스트랜지스터 회로를 제공할 수 있다.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 의한 논리회로의 회로도.

Claims (6)

  1. 제1, 제2, 제3패스트랜지스터 회로를 가지는 논리회로를 구비하고, 상기 논리회로의 상기 제1, 제2, 제3패스트랜지스터 회로의 각 패스트랜지스터 회로는 제1입력노드와, 제2입력노드와, 출력노드와, 상기 제1입력노드와 상기 제2입력노드 사이에 소오스·드레인 경로가 접속된 제1전계 효과형 트랜지스터와, 상기 제2입력노드와 상기 출력노드 사이에 소오스·드레인 경로가 접속된 제2전계효과형 트랜지스터를 가지며, 상기 제1패스트랜지스터 회로의 상기 출력노드의 신호에 상기 제2패스트랜지스터 회로의 제1전계효과형 트랜지스터의 게이트가 응답하고, 상기 제3패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터와 상기 제2전계효과형 트랜지스터의 적어도 어느 한쪽의 소오스·드레인 경로는 상기 제2패스트랜지스터 회로의 상기 제1입력노드 및 상기 출력노드의 어느 한쪽에 접속되며, 상기 제1패스트랜지스터 회로의 상기 제1입력노드와 상기 제2입력노드에는 제1입력신호와 제2입력신호가 인가되고, 상기 제1입력신호와 상기 제2입력신호는 논리적으로 독립관계에 있는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제3패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터와, 상기 제2전계효과형 트랜지스터의 적어도 어느 한쪽의 소오스·드레인 경로는 상기 제2패스트랜지스터 회로의 상기 제1입력노드에 접속되고, 상기 제1패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터의 게이트와 상기 제2전계효과형 트랜지스터의 게이트는 제1상보입력신호에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터와 상기 제2전계효과형 트랜지스터는 상보적으로 도통하며, 상기 제2패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터의 게이트와 상기 제2전계효과형 트랜지스터의 게이트는 제2상보입력신호에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터와 상기 제2전계효과형 트랜지스터는 상보적으로 도통하고, 상기 제3패스트랜지스터 회로의 제1전계효과형 트랜지스터의 게이트와 상기 제2전계 효과형 트랜지스터의 게이트는 제3보상입력신호에 응답하는 것에 의해, 상기 제1전계 효과형 트랜지스터와 상기 제2전계 효과형 트랜지스터는 상보적으로 도통하며, 상기 제1패스트랜지스터 회로는 상기 제1상보입력신호와 상기 제1입력노드의 상기 제1입력신호의 논리적 신호를 상기 출력노드에 생성하고, 상기 제3패스트랜지스터 회로는 상기 제3상보입력신호와 상기 제1입력노드의 입력신호의 논리적 신호를 상기 출력노드에 생성하며, 상기 제2패스트랜지스터 회로로 공급되는 상기 제2상보입력신호는 상기 제1패스트랜지스터 회로의 상기 출력노드에서 생성된 상기 논리적 신호에 응답하고, 상기 제1패스트랜지스터 회로의 상기 출력노드에 생성된 상기 논리적 신호와 상기 제3패스트랜지스터 회로의 상기 출력노드에 생성된 상기 논리적 신호의 논리적 총합신호가 상기 제2패스트랜지스터 회로의 상기 출력노드에서 얻어지는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 제3패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터와 상기 제2전계효과형 트랜지스터의 적어도 어느 한쪽의 소오스·드레인 경로는 상기 제2패스트랜지스터 회로의 상기 출력노드에 접속되고, 상기 제1패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터의 게이트와 상기 제2전계효과형 트랜지스터의 게이트는 제1상보입력신호에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터와 상기 제2전계효과형 트랜지스터의 상보적으로 도통하고, 상기 제2패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터의 게이트와 상기 제2전계효과형 트랜지스터의 게이트는 제2상보입력신호에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터와 상기 제2전계효과형 트랜지스터는 상보적으로 도통하고, 상기 제3패스트랜지스터 회로의 제1전계효과형 트랜지스터의 게이트와 상기 제2전계효과형 트랜지스터의 게이트는 제3상보입력신호에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터와 상기 제2전계효과형 트랜지스터는 상보적으로 도통하며, 상기 제1패스트랜지스터 회로는 상기 제1상보입력신호와 상기 제1입력노드의 상기 제1입력신호의 논리적 신호를 상기 출력노드에 생성하고, 상기 제2패스트랜지스터 회로로 공급되는 상기 제2상보입력신호는 상기 제1패스트랜지스터 회로의 상기 출력노드에서 생성된 상기 논리적 신호에 응답하고, 상기 논리적 신호와 상기 제1입력노드의 입력신호의 논리적 신호를 상기 제2패스트랜지스터 회로의 상기 출력노드에 생성하며, 상기 제3패스트랜지스터 회로의 상기 제1입력노드로 공급되는 입력신호는 상기 제2패스트랜지스터 회로의 상기 출력노드에서 생성된 상기 논리적 신호에 응답하고, 상기 제1패스트랜지스터 회로의 상기 출력노드에 생성된 상기 논리적 신호와 상기 제3상보입력신호의 논리적 총합신호가 상기 제3패스트랜지스터 회로의 상기 출력노드에서 얻어지는 것을 특징으로 하는 반도체 집적회로.
  4. 제2항에 있어서, 상기 논리회로의 상기 제1, 제2, 제3패스트랜지스터 회로의 각 패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터와 상기 제2전계효과형 트랜지스터는 N채널형 MOSFET이고, 상기 제1패스트랜지스터의 회로의 상기 출력노드에서 생성된 상기 논리적 신호는 CMOS 인버터의 입력에 인가되고, 상기 CMOS 인버터의 출력에서 상기 제2패스트랜지스터 회로로 공급되는 상기 제2상보입력신호가 생성되는 것을 특징으로 하는 반도체 집적회로.
  5. 제1항 기재의 상기 논리회로와 유사한 회로구성과 유사한 논리신호 공급방식의 적어도 2개의 논리회로 및, 상기 2개의 논리회로의 각 출력신호를 논리처리하는 합성논리회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  6. 제4항 기재의 상기 논리회로와 유사한 회로구성과 유사한 논리신호 공급방식의 적어도 2개의 논리회로 및, 상기 2개의 논리회로의 각 출력신호를 논리처리하는 합성 논리회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW298686B (ko) 1995-04-25 1997-02-21 Hitachi Ltd
US6313666B1 (en) * 1996-04-16 2001-11-06 Hitachi, Ltd. Logic circuit including combined pass transistor and CMOS circuit and a method of synthesizing the logic circuit
US6185719B1 (en) 1997-06-06 2001-02-06 Kawasaki Steel Corporation Pass-transistor logic circuit and a method of designing thereof
JP3701781B2 (ja) 1997-11-28 2005-10-05 株式会社ルネサステクノロジ 論理回路とその作成方法
US6166553A (en) * 1998-06-29 2000-12-26 Xandex, Inc. Prober-tester electrical interface for semiconductor test
JP3713409B2 (ja) * 1999-09-27 2005-11-09 株式会社東芝 半導体集積回路
KR20010097446A (ko) * 2000-04-22 2001-11-08 고영미 웹사이트 콘텐츠 지수의 수치화 및 단계별 상승
US6779158B2 (en) * 2001-06-15 2004-08-17 Science & Technology Corporation @ Unm Digital logic optimization using selection operators
US6778455B2 (en) * 2002-07-24 2004-08-17 Micron Technology, Inc. Method and apparatus for saving refresh current
US6833696B2 (en) * 2003-03-04 2004-12-21 Xandex, Inc. Methods and apparatus for creating a high speed connection between a device under test and automatic test equipment
US7019342B2 (en) * 2003-07-03 2006-03-28 American Semiconductor, Inc. Double-gated transistor circuit
US6919647B2 (en) * 2003-07-03 2005-07-19 American Semiconductor, Inc. SRAM cell
US7015547B2 (en) * 2003-07-03 2006-03-21 American Semiconductor, Inc. Multi-configurable independently multi-gated MOSFET
US7279936B2 (en) * 2003-12-08 2007-10-09 Infineon Technologies Ag Logic basic cell, logic basic cell arrangement and logic device
JP2006229270A (ja) * 2005-02-15 2006-08-31 Oki Electric Ind Co Ltd トランジスタ論理回路
US7506278B1 (en) * 2005-03-08 2009-03-17 Xilinx, Inc. Method and apparatus for improving multiplexer implementation on integrated circuits
US7550730B1 (en) * 2008-04-08 2009-06-23 International Business Machines Corporation Method for detecting alpha particles in SOI technology
US7875854B2 (en) * 2008-04-08 2011-01-25 International Business Machines Corporation Design structure for alpha particle sensor in SOI technology and structure thereof
JP5195149B2 (ja) * 2008-08-11 2013-05-08 富士通株式会社 真偽判定方法
KR102183267B1 (ko) * 2020-05-28 2020-11-26 최훈기 Ic 간의 설계 적합성 체크 시스템
AT525255B1 (de) * 2022-03-06 2023-02-15 Harald Iglseder Dipl Ing Flexibles Logikgatter

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4477904A (en) * 1982-03-08 1984-10-16 Sperry Corporation Parity generation/detection logic circuit from transfer gates
US4541067A (en) * 1982-05-10 1985-09-10 American Microsystems, Inc. Combinational logic structure using PASS transistors
JPH01216622A (ja) * 1988-02-24 1989-08-30 Fujitsu Ltd 論理回路
JPH01256219A (ja) * 1988-04-05 1989-10-12 Fujitsu Ltd 論理回路
US5144582A (en) * 1990-03-30 1992-09-01 Sgs-Thomson Microelectronics, Inc. Sram based cell for programmable logic devices
US5200907A (en) * 1990-04-16 1993-04-06 Tran Dzung J Transmission gate logic design method
JPH04160569A (ja) * 1990-10-24 1992-06-03 Nec Corp 論理回路の最適化方式
JPH0620000A (ja) * 1992-07-03 1994-01-28 Nec Corp 組み合せ論理処理方法
JP2985922B2 (ja) * 1992-10-28 1999-12-06 日本電信電話株式会社 論理関数データ処理装置
JP3144967B2 (ja) * 1993-11-08 2001-03-12 株式会社日立製作所 半導体集積回路およびその製造方法
JP3246816B2 (ja) * 1993-12-16 2002-01-15 株式会社日立製作所 論理回路の構成方法
JP3400124B2 (ja) * 1994-08-08 2003-04-28 株式会社日立製作所 パストランジスタ型セレクタ回路及び論理回路
US5528177A (en) * 1994-09-16 1996-06-18 Research Foundation Of State University Of New York Complementary field-effect transistor logic circuits for wave pipelining
TW298686B (ko) * 1995-04-25 1997-02-21 Hitachi Ltd
JPH0993118A (ja) * 1995-09-22 1997-04-04 Kawasaki Steel Corp パストランジスタ論理回路
JPH09181581A (ja) 1995-12-26 1997-07-11 Ando Electric Co Ltd 遅延回路
US6185719B1 (en) * 1997-06-06 2001-02-06 Kawasaki Steel Corporation Pass-transistor logic circuit and a method of designing thereof
US6040717A (en) * 1997-07-28 2000-03-21 I.C. Com Ltd. FRCPG: Forecasted restoration complementary pass gates
US6262593B1 (en) * 1998-01-08 2001-07-17 Theseus Logic, Inc. Semi-dynamic and dynamic threshold gates with modified pull-up structures
US6172529B1 (en) * 1998-09-28 2001-01-09 International Business Machines Corporation Compound domino logic circuit having output noise elimination

Also Published As

Publication number Publication date
US5923189A (en) 1999-07-13
TW298686B (ko) 1997-02-21
KR100491843B1 (ko) 2005-08-30
US6388474B2 (en) 2002-05-14
WO1996034351A1 (fr) 1996-10-31
US6259276B1 (en) 2001-07-10
US20010022521A1 (en) 2001-09-20
KR100334001B1 (ko) 2002-04-25
US6049232A (en) 2000-04-11
KR100274855B1 (ko) 2000-12-15
KR19990007884A (ko) 1999-01-25

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