KR950024063A - 전 가산기 - Google Patents

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KR950024063A
KR950024063A KR1019940000970A KR19940000970A KR950024063A KR 950024063 A KR950024063 A KR 950024063A KR 1019940000970 A KR1019940000970 A KR 1019940000970A KR 19940000970 A KR19940000970 A KR 19940000970A KR 950024063 A KR950024063 A KR 950024063A
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안문원
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김주용
현대전자산업 주식회사
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract

본 발명은 연산 논리장치에 사용되는 전 가산기에 관한 것으로, 단지 두개의 반전 게이트와 네 개의 PMOS형 트랜지스터와 세 개의 NMOS형 트랜지스터만으로 가산기를 구현하여 입력이 출력으로 직접적으로 사용되도록 함으로써, 래이아웃시에 차지하는 면적을 줄일 뿐만 아니라, 동작 속도 또한 빠르게 한 전 가산기에 관한 기술이다.

Description

전 가산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 전 가산기의 실시예를 도시한 회로도.

Claims (1)

  1. 연산 논리장치에 사용되는 전 가산기에 있어서, 제1입력을 반전시키는 제1반전 게이트와, 드레인은 상기 제1반전 게이트의 출력노드에 접속되고 게이트로는 제2입력이 인가되며 소오스가 제1노드에 접속된 제1NMOS형 트랜지스터와, 드레인은 상기 제1입력에 연결되고 게이트로는 상기 제2입력이 인가되며 소오스는 제1노드에 접속된 제1PMOS형 트랜지스터와, 드레인은 상기 제2입력에 연결되고 게이트로는 상기 제1입력이 인가되며 소오스는 제1노드에 접속된 제2 PMOS형 트랜지스터와, 드레인은 상기 제2입력에 연결되고 게이트는 상기 제1노드에 접속되며 소오스는 출력단 캐리에 연결된 제3PMOS형 트랜지스터와, 드레인은 상기 출력단 캐리에 연결되고 게이트는 상기 제1노드에 접속되며 소오스는 제2노드에 접속된 제2 NMOS형 트랜지스터와, 드레인은 제3입력에 연결되고 게이트는 상기 제1노드에 접속되며 소오스는 상기 제2노드에 연결된 제3NMOS형 트랜지스터와, 드레인은 상기 제3입력에 연결되고 게이트는 상기 제1노드에 접속되며 소오스는 출력단 합에 연결된 제4PMOS형 트랜지스터와, 상기 제2노드와 출력단 합 사이에 접속되며 제2노드의 논리 상태를 반전시키는 제2반전 게이트를 포함하는 것을 특징으로 하는 전 가산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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