KR940004833A - 씨엠오에스(cmos)회로의 래치업 저감출력 드라이버 및 래치업 저감방법 - Google Patents

씨엠오에스(cmos)회로의 래치업 저감출력 드라이버 및 래치업 저감방법 Download PDF

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Abstract

본 발명은 래치업을 최소화하는 CMOS 회로의 래치업 저감출력 드라이버 및 래치업 저감방법에 관한 것이다. P-채널 트랜지스터(14)는 그 소스-드레인 경로가 하나 이상의 N-채널 트랜지스터(16,12)의 소스-드레인 경로와 직렬로 연결된다. VCC 보다 높은 내부발생 고전압 VCCP은 P-채널 트랜지스터(14)가 형성된 영역(32), 즉 모우트(moat) 또는 웰에 인가되고, 또한, N-채널 트랜지스터의 게이트전극(26 ,42)에 인가된다. 일실시예(제3도)에 있어서, P-채널 트랜지스터(14)의 소스전극(3 4)은 VCC에 직접 연결되지만, 다른 실시예(제1a도,제1b도)에 있어서는, 소스전극(3 4)은 다른 N-채널 트랜지스터(12)의 소스-드레인 경로에 연결되고, 이 N-채널 트랜지스터(12)의 게이트전극(26)은 고전압 VCCP에 연결된다. 이러한 제2실시예에 있어서, 다른 N-채널 트랜지스터(12)의 드레인전극(24)은 VCC에 연결되어서, P-채널 트랜지스터가 2개의 N-채널 트랜지스터(12,16)의 사이에 직렬로 위치한다. N-채널 트랜지스터(12,16)중의 하나는 데이터입력신호의 논리 상태의 변경에 무관하게 항상 고전압(VCCP)(제1a도)이나, 이것에 대응하는 역전압(제1b도)을 게이트전극(26,42)에서 수신한다.

Description

씨 엠오세스(CMOS)회로의 래치업 저감출력 드라이버 및 래치업 저감방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도는 본 발명의 바람직한 실시예의 개략회로도.
제1b도는 제1a도의 회로에 있어서의 신호 또는 인가전압이 약간 변형된 개략회로도.
제2도는 제1도의 회로에 있어서의 풀업부를 나타낸 개략단면도.

Claims (13)

  1. 각각 게이트전극(42,36)과 소스-드레인 경로를 가지는 N-채널 트랜지스터(1 6) 및 P-채널 트랜지스터(14)와, 이들 사이에 직렬로 연결되어 노드(A)를 가지고, 외부발생의 제1전압과 제2전압사이의 회로에 위치하는 상기 소스-드레인 경로와, 회로에 연결되어 상기 제1전압과 제2전압 사이의 전압을 가지는 데이터출력 경로를 구비하며, P-채널 트랜지스터(14)의 게이트전극(36)은 데이터신호를 수신하도록 연결되고, N-채널 트랜지스터(16)의 게이트전극(42)은 고전압을 수신하도록 연결되고, 상기 고전압은 상기 제1전압보다 크고, 상기 고전압은 상기 P-채널 트랜지스터(14)가 형성된 영역(32)에 연결되는 것을 특징으로 하는 집적회로의 출력드라이버.
  2. 제1항에 있어서, 상기 N-채널 트랜지스터는 제1 N-채널 트랜지스터(16)로 이루어지고, 또한 게이트전극(26)과 소스-드레인 경로를 가지는 제2 N-채널 트랜지스터(12)를 구비하며, 상기 P-채널 트랜지스터(14)의 소스-드레인 경로는 상기 제1 및 제2 N-채널 트랜지스터(12,16)의 소스-드레인경로의 사이에 직렬로 연결되어서, 상기 3개의 직렬로 연결된 소스-드레인 경로가 상기 제1전압과 상기 제2전압 사이의 회로에 위치하고, 상기 제2 N-채널 트랜지스터(12)의 게이트전극(26)은 상기 고전압을 수신하도록 연결되는 것을 특징으로 하는 집적회로의 출력드라이버.
  3. 제2항에 있어서, 상기 제1전압은 상기 제2 N-채널 트랜지스터 (12)의 드레인전극(24)에 연결되고, 상기 출력경로는 상기 제2전압에 선택적으로 연결되는 것을 특징으로 하는 집적회로의 출력드라이버.
  4. 제3항에 있어서, 또한 상기 출력 경로를 상기 제2전압에 선택적으로 연결하는 트랜지스터회로(18)로 이루어지는 것을 특징으로 하는 집적회로의 출력드라이버.
  5. 제4항에 있어서, 상기 트랜지스터회로는 상기 출력경로와 상기 제2전압사이에 연결된 소스-드레인 경로를 가지는 N-채널 트랜지스터(18)로 이루어지며, 이 N-채널 트랜지스터는 신호가 제1전압일 때에 상기 출력경로를 상기 제2전압에 연결하기 위한 신호를 수신하도록 연결되고, 신호가 제2전압일 때에 상기 출력경로를 상기 제2전압으로부터 차단하기 위한 신호를 수신하도록 연결되는 게이트전극을 가지는 것을 특징으로 하는 집적회로의 출력 드라이버.
  6. 제2항에 있어서, 상기 제1 N-채널 트랜지스터(16)는 항상 상기 고전압을 수신하도록 연결되는 것을 특징으로 하는 집적 회로의 출력 드라이버.
  7. 제2항에 있어서, 상기 제1 N-채널 트랜지스터(16)는 데이터 출력 경로의 구동에 대응하는 데이터 신호에 의거하여 상기 고전압을 선택적으로 수신하도록 연결되는 것을 특징으로 하는 집적회로의 출력 드라이버.
  8. P-채널 트랜지스터(14)의 소스-드레인 경로와 N-채널 트랜지스터(16)의 소스-드레인 경로를 직렬로 연결하고, 회로내의 직렬로 연결된 상기 소스-드레인 경로를 제1전압 및 제2전압에 연결하고, 상기 제1전압 보다 높은 고전압을 발생시키고, 상기 N-채널 트랜지스터(16)의 게이트전극에, 그리고 P-채널 트랜지스터(14)가 형성된 영역(32) 즉 웰 또는 모우트에 고전압을 연결하고, 출력신호를 형성하는 데이터입력신호를 P-채널 트랜지스터(14)의 게이트전극(36)에 인가하고, 제1전압과 제2전압사이의 회로경로로부터 출력신호를 유도하는 단계로 이루어지는 것을 특징으로 하는 CMOS 회로의 출력드라이버의 래치업 저감방법.
  9. 제8항에 있어서, 상기 고전압은 데이터 입력신호에 따라서 N-채널 트랜지스터(16)의 게이트전극(42)에 선택적으로 연결되어서, 출력신호를 2상태중 선택된 하나로 구동할 때에 N-채널 트랜지스터 (16)를 온 시키는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
  10. 제9항에 있어서, N-채널 트랜지스터(16)의 게이트전극(42)에 인가된 전압은 상기 데이터입력신호에 역으로 응답하는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
  11. 제10항에 있어서, 또한 제2 N-채널 트랜지스터(12)와 연결되어서, 그 소스-드레인 경로가 상기 제1 N-채널 트랜지스터(16) 및 상기 P-채널 트랜지스터(14)와 직렬로 연결되고, 데이터입력신호의 논리상태의 변경에 무관하게 상기 고전압을 상기 제2 N-채널 트랜지스터(12)에 항상 인가하는 단계로 이루어지는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
  12. 제8항에 있어서, 상기 N-채널 트랜지스터(16)에 고전압을 인가하는 단계는 데이터입력신호의 논리상태의 변경에 무관하게 상기 고전압을 항상 인가하는 단계로 이루어지는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
  13. 제12항에 있어서, 또한 제2 N-채널 트랜지스터(12)와 연결되어서, 그 소스-드레인 경로가 상기 제1 N-채널 트랜지스터(16) 및 상기 P-채널 트랜지스터(14)와 직렬로 연결되고, 데이터 입력신호의 논리상태의 변경에 무관하게 상기 고전압을 상기 제2N-채널 트랜지스터(12)에 항상 인가하는 단계로 이루어지는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930015472A 1992-08-10 1993-08-10 씨엠오에스(cmos)회로의 래치업 저감출력드라이버 및 래치 업 저감방법 KR100240131B1 (ko)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3151329B2 (ja) * 1993-04-07 2001-04-03 株式会社東芝 データ出力回路
KR0124046B1 (ko) * 1993-11-18 1997-11-25 김광호 반도체메모리장치의 승압레벨 감지회로
US6580306B2 (en) * 2001-03-09 2003-06-17 United Memories, Inc. Switching circuit utilizing a high voltage transistor protection technique for integrated circuit devices incorporating dual supply voltage sources
TW495952B (en) * 2001-07-09 2002-07-21 Taiwan Semiconductor Mfg Electrostatic discharge protection device
US6731156B1 (en) 2003-02-07 2004-05-04 United Memories, Inc. High voltage transistor protection technique and switching circuit for integrated circuit devices utilizing multiple power supply voltages
JP4580202B2 (ja) * 2004-09-03 2010-11-10 富士通セミコンダクター株式会社 半導体装置の電圧供給回路
US20060152255A1 (en) * 2005-01-13 2006-07-13 Elite Semiconductor Memory Technology Inc. Gate oxide protected I/O circuit
US8638135B2 (en) * 2011-10-13 2014-01-28 Freescale Semiconductor, Inc. Integrated circuit having latch-up recovery circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4039869A (en) * 1975-11-28 1977-08-02 Rca Corporation Protection circuit
US4475050A (en) * 1981-12-21 1984-10-02 Motorola, Inc. TTL To CMOS input buffer
US4584491A (en) * 1984-01-12 1986-04-22 Motorola, Inc. TTL to CMOS input buffer circuit for minimizing power consumption
JPS60201591A (ja) * 1984-03-26 1985-10-12 Hitachi Ltd 半導体集積回路装置
JPH0738583B2 (ja) * 1985-01-26 1995-04-26 株式会社東芝 半導体集積回路
US5057715A (en) * 1988-10-11 1991-10-15 Intel Corporation CMOS output circuit using a low threshold device
US5220221A (en) * 1992-03-06 1993-06-15 Micron Technology, Inc. Sense amplifier pulldown circuit for minimizing ground noise at high power supply voltages

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DE69306686D1 (de) 1997-01-30

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