JP4580202B2

JP4580202B2 - 半導体装置の電圧供給回路

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Publication number: JP4580202B2
Application number: JP2004257644A
Authority: JP
Inventors: 能英阪東
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2004-09-03
Filing date: 2004-09-03
Publication date: 2010-11-10
Anticipated expiration: 2024-09-03
Also published as: US7782124B2; US20060049860A1; JP2006074628A

Description

本発明は、半導体装置内の負荷回路に電圧を供給する電圧供給回路に関する。

半導体装置においては、通常動作時は十分大きな電流を供給でき、内部の回路が動作を停止する待機時にはリーク電流が少ない電圧供給回路が望まれている。
図４は、従来の半導体装置の電圧供給回路１１の回路図である。図４の電圧供給回路１１は、ｎチャネルＭＯＳトランジスタＴＲ１のドレインを電源電圧vddに接続し、ソースを負荷回路１２に接続している。

電圧供給回路１１は、通常動作時には、ｎチャネルＭＯＳトランジスタＴＲ１のゲート電圧を制御することで負荷回路１２に供給する電圧Viiを制御することができる。
図４の電圧供給回路は、待機時はゲート電圧Ｖｇを接地電位にすることでＭＯＳトランジスタＴＲlをオフ状態にし、電源電圧vddからのリーク電流を遮断している。

近年の半導体デバイスの低電圧化が進み、しきい値電圧が通常の０．６Ｖ程度のＭＯＳトランジスタで低電圧の電圧供給回路を実現することは難しくなっている。
そこで、通常のＭＯＳトランジスタよりしきい値電圧の低いＭＯＳトランジスタを使用して電圧供給回路を構成することが考えられている。

図５は、低しきい値電圧のｎチャネルＭＯＳトランジスタＴＲ３を使用した電圧供給回路の一例を示す図である。なお、図５のＭＯＳトランジスタＴＲ３のドレイン・ソース間の2本の縦線は、低しきい値電圧のＭＯＳトランジスタであることを示している。

図６は、エンハンスメント形のｎチャネルＭＯＳトランジスタのゲート・ソース間電圧Ｖgsに対するドレイン電流の特性を示す図である。
図６に示すように、エンハンスメント形のＭＯＳトランジスタにおいては、例えば、ドレイン・ソース間を流れる電流Ｉdsが１μＡのときのゲート・ソース間電圧がしきい値電圧Ｖthとして定義される。図６からも明らかなように、ゲート・ソース間電圧Ｖgsがしきい値電圧Ｖth以下でもｎチャネルＭＯＳトランジスタのドレイン・ソース間には電流が流れる。

低しきい値電圧のｎチャネルＭＯＳトランジスタは、普通のしきい値電圧のｎチャネルＭＯＳトランジスタに比べてリーク電流が増加するという特性を持っている。そのため、図５に示す電圧供給回路１３では、電源側にｐチャネルＭＯＳトランジスタＴＲ２を挿入し、待機時にｐチャネルＭＯＳトランジスタＴＲ2をオフ状態にすることでリーク電流を制限している。

以下、図５の電圧供給回路の待機時の動作を説明する。理解を容易にするために電源電圧vddが２Ｖの場合を例にとり説明する。この場合、待機時には、ｐチャネルＭＯＳトランジスタＴＲ２にゲート電圧Ｕｌｐとして２Ｖを印加し、ｎチャネルＭＯＳトランジスタＴＲ３にゲート電圧Ｖｇとして０Ｖを印加する。

ｐチャネルＭＯＳトランジスタＴＲ２とｎチャネルＭＯＳトランジスタＴＲ３の特性が同一で、オフ時の抵抗値がほぼ同じであるとすると、ｐチャネルＭＯＳトランジスタＴＲ２とｎチャネルＭＯＳトランジスタＴＲ３の接続点aの電位は、電源電圧vdd（＝２Ｖ）の１／２の１Ｖになる。

従って、ｐチャネルＭＯＳトランジスタＴＲ２のゲート・ソース間電圧ＶgsＰは２−２＝０Ｖとなり、ｎチャネルＭＯＳトランジスタＴＲ３のゲート・ソース間電圧ＶgsＮは０−０＝０Ｖとなる。

この場合、電源電圧vddからＭＯＳトランジスタＴＲ２及びＴＲ３を介して負荷回路に流れるリーク電流は、低しきい値電圧のＭＯＳトランジスタの方がリーク電流が大きいことから、通常のしきい値電圧を有するｐチャネルＭＯＳトランジスタＴＲ２のゲート・ソース間電圧ＶgsＰ＝０Ｖのときのリーク電流と等しくなる。

上述したような電圧供給回路のリーク電流を滅らすために、例えば、特許文献1には、低しきい値電圧のｐチャネルＭＯＳトランジスタを用いた電源スタンバイ回路の電流経路中にｎチャネルＭＯＳトランジスタを設け、そのｎチャネルＭＯＳトランジスタをオフさせることで、ｐチャネルＭＯＳトランジスタのリーク電流を減らすことが記載されている。

また、特許文献２には、複数しきい値電圧のＣＭＯＳ回路を用いたロジック回路において、高い動作速度と、低消費電力を実現する回路について記載されている。そのため、特許文献２の発明においては、複数しきい値電圧のＣＭＯＳロジック回路と電源線との間と、複数しきい値電圧のＣＭＯＳロジック回路と接地線との間に、それぞれ高しきい値電圧のＭＯＳトランジスタを接続して、回路がスタンバイ状態となったなら、高しきい値電圧のＭＯＳトランジスタをオフ状態にしてリーク電流を少なくすることが記載されている。
特開２００２−３１４３９３号公報特開２００３−１９８３５４号公報

しかしながら、特許文献１、あるいは特許文献２の発明は、電源線または接地線と負荷回路の電流経路上にＭＯＳトランジスタを挿入して、そのＭＯＳトランジスクをオフすることでリーク電流を減らそうとするものであり、ＭＯＳトランジスタのリーク電流自体を減らすことを意図したものではない。

本発明の課題は、ＭＯＳトランジスタを使用した電圧供給回路の待機時のリーク電流を減らすことである。

本発明の半導体装置の電圧供給回路は、電源線にドレインが接続されたｎチャネルＭＯＳトランジスタと、ソースがｎチャネルＭＯＳトランジスタのソースと接続され、ドレインが負荷に接続されるｐチャネルＭＯＳトランジスタとを有し、待機時に、ｐチャネルＭＯＳトランジスタのゲートに電源線に供給される電源電位または電源電位以上の電位が印加され、ｎチャネルＭＯＳトランジスタのゲートに接地電位または負電位が印加される。

この発明によれば、待機時に、ｐチャネルＭＯＳトランジスタがカットオフ条件になるゲート・ソース間電圧より高い電圧のカットオフ条件で動作させることができるので、電圧供給回路のリーク電流を減らすことができる。例えば、低しきい値電圧のＭＯＳトランジスタを使用した場合には、低い電源電圧を供給し、かつ待機時のリーク電流が少ない電圧供給回路を実現できる。

上記の発明の他の態様は、待機時に、前記ｐチャネルＭＯＳトランジスタのゲートに電源電圧以上の電圧を印加し、前記ｎチャネルＭＯＳトランジスタのゲートに接地電位または負電位を印加し、前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲート・ソース間に、カットオフ条件になる前記ｎチャネルＭＯＳトランジスタのゲート・ソース間電圧がより低い電圧のカットオフ条件で実現される。

このように構成することで、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを、それらのＭＯＳトランジスタのカットオフ条件になるゲート・ソース間電圧より高いまたは低い電圧のカットオフ条件で動作させることができるので、電圧供給回路の待機時のリーク電流を減らすことができる。

上記の電圧供給回路は、待機時に、前記ｐチャネルＭＯＳトランジスタのゲートに電源電圧以上の電圧を印加し、前記ｎチャネルＭＯＳトランジスタのゲートに接地電位または負電位を印加し、前記ｐチャネルＭＯＳトランジスタのオン時のゲート・ソース間電圧とオフ時のゲート・ソース間電圧の差電圧の絶対値が大きくなるようにしても良い。

このようにすることでｐチャネルＭＯＳトランジスタを、カットオフ条件となるゲート・ソース間電圧がより高い電圧のカットオフ条件で動作させることができる。これにより、待機時の電圧供給回路のリーク電流を減らすことができる。

上記の電圧供給回路は、待機時に、前記ｐチャネルＭＯＳトランジスタのゲートに電源電圧以上の電圧を印加し、前記ｎチャネルＭＯＳトランジスタのゲートに接地電位または負電位を印加し、前記ｎチャネルＭＯＳトランジスタのオン時のゲート・ソース間電圧とオフ時のゲート・ソース間電圧の差電圧の絶対値が大きくなるようにし、前記ｎチャネルＭＯＳトランジスタのゲート・ソース間に、カットオフ条件となる前記ｎチャネルＭＯＳトランジスタのゲート・ソース間電圧がより低い電圧のカットオフ条件で実現される。

このように構成することで、待機時にｎチャネルＭＯＳトランジスタを、カットオフ条件となるゲート・ソース間電圧より低い電圧で動作させることができる。これにより、待機時の電圧供給回路のリーク電流を減らすことができる。、
上記の電圧供給回路は、前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの接続点の電位をＶｂとしたときに、前記ｐチャネルＭＯＳトランジスタのゲートに電源電圧を印加し、前記ｐチャネルＭＯＳトランジスタのゲート・ソース間電圧が電源電圧と電圧Ｖｂとの差電圧となるようにしてもよい。

上記の電圧供給回路は、前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの接続点の電位をＶｂとしたときに、前記ｎチャネルＭＯＳトランジスタのゲートに接地電位を印加し、前記ｎチャネルＭＯＳトランジスタのゲート・ソース間電圧が０Ｖより電圧Ｖｂ分だけ低い電圧となるようにしてもよい。

上記の電圧供給回路の前記ｐチャネルＭＯＳトランジスタのチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを、前記ｎチャネルＭＯＳトランジスタによる電圧降下を補償するような値に設定しても良い。

このように構成することでｎチャネルＭＯＳトランジスタによる電圧降下を減らすとができる。

本発明によれば、待機時の電圧供給回路のリーク電流を減らすことができる。

以下、本発明の実施の形態を図面を参照して説明する。図1は、実施の形態の電圧供給回路２１の回路図である。
この電圧供給回路２１は、電源電圧vddにドレインが接続された低しきい低電圧のｎチャネルＭＯＳトランジスタＴＲ１１と、そのｎチャネルＭＯＳトランジスタＴＲ１１のソースとソースどうしが接続され、ドレインから負荷回路に電圧viiを供給するｐチャネルＭＯＳトランジスタＴＲ１２とからなる。ｐチャネルＭＯＳトランジスタＴＲ１２は通常のしきい値電圧のトランジスタである。

ここで、電圧供給回路２１の電源電圧vddが２Ｖで出力電圧viiが０Ｖとなる待機時の動作例を図２を参照して説明する。
ｐチャネルＭＯＳトランジスタＴＲ１１とｎチャネルＭＯＳトランジスタＴＲ１２がオフ状態のときのｎチャネルＭＯＳトランジスタＴＲ１１とｐチャネルＭＯＳトランジスタＴＲ１２の接続点ｂの電位（Ｖｂ）は、両者のオフ時の抵抗値がほぼ等しいとすると約１Ｖとなる。

待機時には、電源側のｎチャネルＭＯＳトランジスタＴＲ１１のゲートにはゲート電圧Ｖｇとして接地電位vss（＝０Ｖ）レベルの電圧が印加される。
従って、このときのｎチャネルＭＯＳトランジスタＴＲ１１のゲート・ソース電圧ＶgsＮoffは、ＶgsＮoff＝vss−Ｖｂ＝０−１＝−１Ｖとなる。

一方、ｎチャネルＭＯＳトランジスタＴＲ１１をオンさせるときには、ｎチャネルＭＯＳトランジスタＴＲ１１のゲートには電源電圧ｖｄｄ以上が印加される。
オン時のｎチャネルＭＯＳトランジスタＴＲ１１のゲート・ソース間電圧ＶgsＮonは、ＶgsＮon＝vdd−０＝２．０−０＝２．０Ｖとなる。

従って、図２の回路のｎチャネルＭＯＳトランジスタＴＲ１１のオン時のゲート・ソース間電圧ＶgsＮonと、オフ時のゲート・ソース間電圧ＶgsＮoffとの差電圧は、２．０−（−１）＝３．０Ｖとなる。

他方、図５の従来の回路でｎチャネルＭＯＳトランジスタを従来のカットオフ電圧で動作させた場合、オン時のゲート・ソース間電圧ＶgsＮonは２．０Ｖで、オフ時のゲート・ソース間電圧ＶgsＮoffは０Ｖである。

従って、図５の回路のｎチャネルＭＯＳトランジスタのオン時とオフ時のゲート・ソース間電圧の差電圧は２．０Ｖとなる。
図２の回路を用いることでｎチャネルＭＯＳトランジスタのゲートには、オフ時に従来より深い逆バイアス電圧（−１Ｖ）が与えられるので、ｎチャネルＭＯＳトランジスタＴＲ１１は、カットオフ条件になるｎチャネルＭＯＳトランジスタのゲート・ソース間電圧より低い電圧のカットオフ条件で動作する。

これは、図２の回路のｎチャネルＭＯＳトランジスタのオン時とオフ時のゲート・ソース間電圧ＶgsＮの差電圧が、図５の回路のｎチャネルＭＯＳトランジスタのオン時とオフ時のゲート・ソース間電圧の差電圧より絶対値で大きくなり、より大きな逆バイアス電圧がｎチャネルＭＯＳトランジスタＴＲ１１のゲート・ソース間に与えられるからである。

これにより、オフ時にｎチャネルＭＯＳトランジスタＴＲ１１のドレイン・ソース間に流れる電流は、従来の回路方式のカットオフ条件で動作している場合に比べて少なくなる。

ｐチャネルＭＯＳトランジスタＴＲ１２についても同様であり、オフ時には、ゲートに電源電圧vddが印加されるので、オフ時のゲート・ソース間電圧ＶgsＰoffは、ＶgsＰoff＝vdd−Ｖｂ＝２−１＝１Ｖとなる。

一方、ｐチャネルＭＯＳトランジスタＴＲ１２をオンさせるときには、ｐチャネルＭＯＳトランジスタＴＲ１１のゲートに接地電位が印加される。
オン時のｐチャネルＭＯＳトランジスタＴＲ１２のゲート・ソース間電圧ＶgsＰonは、ＶgsＰon＝０−vdd＝０−２＝−２Ｖとなる。

従って、図２の回路のｐチャネルＭＯＳトランジスタＴＲ１２のオン時のゲート・ソース間電圧ＶgsＰonと、オフ時のゲート・ソース間電圧ＶgsＰoffとの差電圧は、−２−１＝−３Ｖとなる。

他方、図５の回路でｐチャネルＭＯＳトランジスタを通常動作させた場合のオン時のゲート・ソース間電圧ＶgsＰonは−２Ｖで、オフ時のゲート・ソース間電圧ＶgsＰoffは０Ｖである。

従って、図５の回路のｐチャネルＭＯＳトランジスタのオン時とオフ時のゲート・ソース間電圧の差電圧は−２Ｖとなる。
図２の回路を用いることで、ｐチャネルＭＯＳトランジスタＴＲ１２のゲートには、オフ時に通常より深い逆バイアス電圧（約１Ｖ）が与えられるので、ｐチャネルＭＯＳトランジスタＴＲ１２は通常のカットオフ条件より高い電圧で動作する。

これは、図２の回路を用いることで、ｐチャネルＭＯＳトランジスタのオン時とオフ時のゲート・ソース間電圧ＶgsＰの差電圧が、通常動作しているＰチャネルＭＯＳトランジスタのオン時とオフ時のゲート・ソース間電圧の差電圧より絶対値で大きくなり、より大きな逆バイアス電圧がＰチャネルＭＯＳトランジスタＴＲ１２のゲート・ソース間に与えられるからである。

これにより、オフ時にｐチャネルＭＯＳトランジスタＴＲ１２のソース・ドレイン間に流れる電流は、従来の回路方式のカットオフ条件で動作している場合に比べて少なくなる。

従って、上述したような構成の電圧供給回路２１を用いることで待機時に電源電圧vddから負荷回路に流れるリーク電流を減らすことができる。
ここで、従来の電圧供給回路と実施の形態の電圧供給回路のオン時の動作について説明する。

最初に、従来の電圧供給回路１３のオン時の動作を図３を参照して説明する。電圧供給回路１３のトランジスタをオン状態にして負荷回路に電圧を供給する場合には、電源側に接続されるｐチャネルＭＯＳトランジスタＴＲ２のゲートに接地電位０Ｖを印加し、負荷側の低しきい値電圧のｎチャネルＭＯＳトランジスタＴＲ３のゲートに電源電圧vdd＝２．０Ｖを印加する必要がある。

オン時のｐチャネルＭＯＳトランジスタＴＲ２のゲート・ソース間電圧ＶgsＰonは、ＶgsＰon＝０−２＝−２Ｖとなる。また、ｎチャネルＭＯＳトランジスタＴＲ３から負荷に供給する電圧をviiとすると、ｎチャネルＭＯＳトランジスタＴＲ３のゲート・ソース間電圧ＶgsＮは、２．０Ｖ−Viiとなる。

オン時に、図1及び図２の回路に印加されるゲート電圧は図３と同様であり、電源側の低しきい値のｎチャネルＭＯＳトランジスタＴＲ１１のゲートに電源電圧ｖdd＝２Ｖが印加され、負荷側のｐチャネルＭＯＳトランジスタＴＲ１２のゲートに接地電位が印加される。

ここで、実施の形態の電圧供給回路２１と従来の電圧供給回路１３のオン時の動作を比較してみると、図３の従来の電圧供給回路１３は電源側にｐチャネルＭＯＳトランジスタＴＲ２を接続しているので、オン時のｐチャネルＭＯＳトランジスタＴＲ２のゲート・ソース間電圧ＶgsＰonは、ＶgsＰon＝０−２＝−２Ｖとなる。

これに対して、図１及び図２に示す電圧供給回路２１のように、電源側に低しきい値電圧のｎチャネルＭＯＳトランジスタＴＲ１１を接続し、そのｎチャネルＭＯＳトランジスタＴＲ１１のソースにｐチャネルＭＯＳトランジスタＴＲ１２のソースを接続した場合には、接続点ｂの電圧ＶｂはｎチャネルＭＯＳトランジスタＴＲ１１のしきい値電圧分低くなる。その結果、ｐチャネルＭＯＳトランジスタＴＲ１２のゲート・ソース間に与えられる電圧ＶgsＰonの絶対値が小さくなり、ソース電流が少なくなる。その結果、ｐチャネルＭＯＳトランジスタＴＲ１２の出力電圧が低くなる。（この部分にマイナス点が出る。）
そのような理由から、従来の半導体装置の電圧供給回路の設計では、図３に示したように、電源側にｐチャネルＭＯＳトランジスタＴＲ２を配置する回路が採用されていた。

本発明は、電源側に低しきい値電圧のｎチャネルＭＯＳトランジスタＴＲ１１を配置し、負荷側にｐチャネルＭＯＳトランジスタＴＲ１２を配置することで、ｐチャネルＭＯＳトランジスタＴＲ１２とｎチャネルＭＯＳトランジスタＴＲ１１を、カットオフ条件になるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲート・ソース間電圧より高い電圧または低い電圧のカットオフ条件で動作できるようにした。これにより、低電圧で駆動される半導体デバイスに利用でき、かつリーク電流の少ない電圧供給回路を実現することができる。

なお、ｐチャネルＭＯＳトランジスタＴＲ１２のチャネル幅Ｗとチャネル長Ｌとの
比により決まる素子サイズを大きくして、オン時のｎチャネルＭＯＳトランジスタＴＲ１１による電圧降下を補償するようにしても良い。

また、上述した実施の形態では、ＭＯＳトランジスタのゲートに接地電位を印加しているが、正の電源電圧と負の電源電圧を使用する場合には、ゲートに負の電圧を与えるようにしても良い。

本発明は、低しきい値電圧のＭＯＳトランジスタを使用した回路に限らず、通常のしきい値電圧を有するＭＯＳトランジスタを使用した電圧供給回路にも適用できる。

実施の形態の電圧供給回路の回路図である。実施の形態の電圧供給回路の待機時の動作説明図である。従来の電圧供給回路のオン時の動作説明図である。従来の電圧供給回路の回路図（１）である。従来の電圧供給回路の回路図（２）である。ＭＯＳトランジスタの特性図である。

符号の説明

１１、１３電圧供給回路
２１電圧供給回路
ＴＲ１ｎチャネルＭＯＳトランジスタ
ＴＲ２ｐチャネルＭＯＳトランジスタ
ＴＲ３低しきい値電圧のｎチャネルＭＯＳトランジスタ
ＴＲ１１低しきい値電圧のｎチャネルＭＯＳトランジスタ
ＴＲ１２ｐチャネルＭＯＳトランジスタ

Claims

電源線にドレインが接続されたｎチャネルＭＯＳトランジスタと、
ソースが前記ｎチャネルＭＯＳトランジスタのソースと接続され、ドレインが負荷に接続されるｐチャネルＭＯＳトランジスタとを有し、
待機時に、前記ｐチャネルＭＯＳトランジスタのゲートに前記電源線に供給される電源電位または前記電源電位以上の電位が印加され、前記ｎチャネルＭＯＳトランジスタのゲートに接地電位または負電位が印加される半導体装置の電圧供給回路。
待機時に、前記ｐチャネルＭＯＳトランジスタのゲートに電源電位以上の電位を印加し、前記ｎチャネルＭＯＳトランジスタのゲートに接地電位または負電位を印加し、ｐチャネルＭＯＳトランジスタのオン時のゲート・ソース間電圧とオフ時のゲート・ソース間電圧の差電圧の絶対値が大きくなるようにした請求項１記載の半導体装置の電圧供給回路。
待機時に、前記ｐチャネルＭＯＳトランジスタのゲートに電源電位以上の電位を印加し、前記ｎチャネルＭＯＳトランジスタのゲートに接地電位または負電位を印加し、前記ｎチャネルＭＯＳトランジスタのオン時のゲート・ソース間電圧とオフ時のゲート・ソース間電圧の差電圧の絶対値が大きくなるようにした請求項１または２記載の半導体装置の電圧供給回路。
前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの接続点の電位をＶｂとしたときに、待機時に前記ｐチャネルＭＯＳトランジスタのゲートに電源電位を印加し、前記ｐチャネルＭＯＳトランジスタのゲート・ソース間電圧が、電源電位と電圧Ｖｂ分の差電圧となるようにした請求項１乃至３のいずれか１項に記載の半導体装置の電圧供給回路。
前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの接続点の電位をVbとしたときに、待機時に前記ｎチャネルＭＯＳトランジスタのゲートに接地電位を印加し、前記ｎチャネルＭＯＳトランジスタのゲート・ソース間電圧が、０Ｖより電圧Ｖｂ分だけ低い電圧となるようにした請求項１乃至４のいずれか１項に記載の半導体装置の電圧供給回路。
待機時の前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの接続点の電位をＶｂとしたときに、オン時に前記ｐチャネルＭＯＳトランジスタのゲートに接地電位を印加し、オフ時に電源電位vddを印加し、オン時のゲート・ソース間電圧（0−vdd）とオフ時のゲート・ソース間電圧（vdd−Ｖｂ）との差電圧の絶対値が大きくなるようにした請求項１または２記載の半導体装置の電圧供給回路。
前記ｐチャネルＭＯＳトランジスタのチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを、前記ｎチャネルＭＯＳトランジスタにおける電圧降下を補償するような値に設定した請求項１乃至６のいずれか1項に記載の半導体装置の電圧供給回路。