JP3693911B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路に関し、より詳しくは低電圧において動作可能で、低スタンバイリーク電流を可能とする半導体集積回路技術に関する。
【0002】
【従来の技術】
近年、携帯電話、情報携帯端末等の電池駆動電子機器の発達に伴い、これらの機器を少ない充電回数で、長時間使用したいとの要望がある。この要望を実現するためには、上記の機器を構成する電子部品について、より低電圧で動作し、低消費電力、低スタンバイ電流であることが、電池の消耗時間を延ばすために必要な条件である。
【0003】
このような条件を実現するために、例えばFET(電界効果トランジスタ)のしきい値電圧を低くし、低電圧で高速動作するデバイスが開発されている。しかしながら、低しきい値電圧のFETにおいては、オフ時のリーク電流が従来のしきい値電圧のFETよりも増大し、デバイスのスタンバイ電流を増加させていた。この問題を解決するために、特開平5−268065号公報には、インバータ回路を構成するFETより高いしきい値電圧のFETを追加し、リーク電流の削減を実現するCMOSインバータ回路に関する技術が開示されている。
【0004】
特開平5−268065号公報のCMOSインバータ回路の構成について、図5に基づいて説明する。図5は、低電圧動作、低リーク電流を実現したCMOSインバータ回路の構成図である。CMOSインバータ回路50は、PchFET53、NchFET54及びNchFET55を備えた構成である。PchFET53において、ソースは電源供給線51に、ドレインは出力端子57に、ゲートは入力端子56に、それぞれ接続されている。NchFET54において、ソースはNchFET55のドレインに、ドレインは出力端子57に、ゲートは入力端子56に、それぞれ接続されている。NchFET55において、ソースは接地線52に、ドレインはNchFET54のソースに、ゲートは制御信号入力端子58に接続されている。
【0005】
PchFET53及びNchFET54は低閾値電圧(例えば0.15V)であり、NchFET55は高閾値電圧(例えば0.4V)である。高閾値電圧であるNchFET55のゲートに対して制御信号入力端子58から、PchFET53及びNchFET54で構成されたインバータ回路の動作時にはHi、スタンバイモード時にはLowの信号が入力される。
【0006】
CMOSインバータ回路50の動作を詳細に説明する。本回路を動作させる際には、制御信号入力端子58にHiの信号を入力して、NchFET55をON状態にする。これにより、PchFET53及びNchFET54で構成されるインバータ回路は動作モードとなり、入力端子56から入力した信号の反転信号が出力端子57から出力される。このときの遅延時間は、インバータを形成するPchFET53及びNchFET54の閾値電圧により決定される。前記のようにPchFET53及びNchFET54の閾値電圧が0.15Vであると、閾値電圧は低く設定されているので、低電圧かつ高速の動作が実現できる。また、NchFET55はON状態であるので、インバータ回路には充分な接地電位が供給されており、PchFET53及びNchFET54の動作速度には影響しない。
【0007】
次に、制御信号入力端子58にLowの信号を入力すると、NchFET55はOFF状態となって、CMOSインバータ回路50はスタンバイモードとなる。この時、PchFET53及びNchFET54で構成されるインバータ回路には、接地電位が供給されないため動作せず、スタンバイ状態となる。また、スタンバイモードでのリーク電流は、閾値電圧の高い(0.4V)NchFET55により低く抑えられる。すなわち、PchFET53及びNchFET54の閾値電圧が低くオフ時のカットオフ特性が悪くても、リーク電流はNchFET55によって抑えられている。
【0008】
【発明が解決しようとする課題】
しかしながら、上記特開平5−268065号公報のCMOSインバータ回路を1つのデバイスに複数設けて、各CMOSインバータ回路を個別に制御したい場合には、回路数に応じて、制御信号及び信号を入力するための端子を複数設けなければならないという問題がある。
【0009】
また、所定の機能を実現するために、複数のFETを含む構成の機能回路ブロックをデバイスに設けた場合についてのリーク電流を抑制する構成は、上記公報には開示されていない。
【0010】
そこで、本発明は上記の問題を解決するために成されたものであり、その目的は、所定の機能を有する機能回路ブロックを1つまたは複数有する半導体集積回路においても、機能回路ブロックを容易に制御が可能であり、かつリーク電流を抑制することが可能な半導体集積回路を提供することである。
【0011】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【0012】
(1) 高位電源線及び低位電源線の間に接続された、1以上のFETを含む機能回路ブロック、及び該機能回路ブロックに接続され前記1以上のFETよりも閾値電圧が高いリーク抑制FETと、高位電源線及び低位電源線の間に接続された複数のFETを含み、該複数のFETのうち少なくとも1つが他のFETよりも閾値電圧が高く、前記リーク抑制FETのON・OFFを制御する制御回路と、前記高位電源線または前記低位電源線に電源を接続する電源端子と、前記高位電源線または前記低位電源線と該電源端子との間の接続を開閉するスイッチと、電波を受信するアンテナが接続され、検出した電波エネルギに応じて該スイッチの開閉を制御するスイッチ制御回路と、を備えたことを特徴とする。
【0013】
この構成においては、半導体集積回路は、電源端子と、スイッチと、スイッチ制御回路と、を備え、前記高位電源線または前記低位電源線に電源を接続する電源端子と、前記高位電源線または前記低位電源線と、の間の接続を開閉するスイッチは、電波を受信するアンテナが接続され、検出した電波エネルギに応じて、スイッチ制御回路により開閉が制御される。したがって、所定の電波を受信して、その電波エネルギによりスイッチ制御回路を動作させて、機能回路ブロックに電源供給する電源線をスイッチで制御することにより、機能回路ブロックにおいてリーク電流の発生しない半導体集積回路が実現可能となる。
また、半導体制御回路は、機能回路ブロック、リーク抑制FET及び制御回路を備え、1以上のFETを含む機能回路ブロックと、該機能回路ブロックに接続され該1以上のFETよりも閾値電圧が高いリーク抑制FETと、が高位電源線及び低位電源線の間に接続され、高位電源線及び低位電源線の間に接続された複数のFETを含み、該複数のFETのうち少なくとも1つが他のFETよりも閾値電圧が高い制御回路によって、該リーク抑制FETのON・OFFが制御される。
したがって、スイッチが閉じられて機能回路ブロックに電源供給がされている間、機能回路ブロックの低閾値電圧のFETによって低電圧動作、高速動作を実現するとともに、低閾値電圧のFETを使用することにより発生するスタンバイリーク電流を、高閾値電圧のリーク抑制FETによって抑制することが可能となる。また、リーク抑制FETを制御する制御回路を高い閾値電圧のFETにて実現することにより、外部に制御回路を設けずに済み、かつ制御回路自身のリーク電流を抑制することが可能となる。
【0014】
(2) (1) の構成において、前記制御回路は、スイッチが閉じられて機能回路ブロックに電源供給がされている間において、前記リーク抑制FETのON・OFFを制御して、前記機能回路ブロックを動作状態またはスタンバイ状態にするとすることもできる。
【0015】
この構成においては、前記機能回路ブロックを動作状態またはスタンバイ状態にするために、前記制御回路は、前記リーク抑制FETのON・OFFを制御する。したがって、リーク抑制FETによって、機能回路ブロックのリーク電流抑制と、機能回路ブロックの状態制御と、が可能となる。
【0016】
(3) 前記リーク抑制FETは、ソースが高位電源線に、ドレインが前記機能回路ブロックの高位電源端子に、ゲートが前記制御回路に、それぞれ接続されたPチャンネル型FETであることを特徴とする。
【0017】
この構成においては、前記リーク抑制FETは、Pチャンネル型FETであり、ソースが高位電源線に、ドレインが前記機能回路ブロックの高位電源端子に、ゲートが前記制御回路に、それぞれ接続されている。したがって、機能回路ブロックの高位電源端子と、高位電源線と、の間にPチャンネル型FETが設置されるので、機能回路ブロックへの電源供給制御が確実に行え、機能回路ブロックに低閾値電圧のFETを使用することにより発生するスタンバイリーク電流を、高閾値電圧のPチャンネル型FETによって抑制することが可能となる。
【0018】
(4) 前記リーク抑制FETは、ソースが低位電源線に、ドレインが前記機能回路ブロックの低位電源端子に、ゲートが前記制御回路に、それぞれ接続されたNチャンネル型FETであることを特徴とする。
【0019】
この構成においては、前記リーク抑制FETは、Nチャンネル型FETであり、ソースが低位電源線に、ドレインが前記機能回路ブロックの低位電源端子に、ゲートが前記制御回路に、それぞれ接続されている。したがって、機能回路ブロックの低位電源端子と、低位電源線と、の間にNチャンネル型FETが設置されるので、機能回路ブロックへの電源供給制御が確実に行え、機能回路ブロックに低閾値電圧のFETを使用することにより発生するスタンバイリーク電流を、高閾値電圧のNチャンネル型FETによって抑制することが可能となる。
【0020】
(5) 前記機能回路ブロックは全てが前記リーク抑制FETに接続された状態で複数備えられ、前記リーク抑制FETは1以上備えられ、1以上の前記リーク抑制FETのそれぞれは複数の前記機能回路ブロックのうち1以上の機能回路ブロックに接続されたことを特徴とする。
【0021】
この構成において、半導体集積回路は、複数の機能回路ブロックと1以上のリーク抑制FETとを備えている。また、1以上のリーク抑制回路のそれぞれが1以上の機能回路ブロックに接続されている。したがって、全ての機能回路ブロックが接続された1つのリーク抑制FETを1つ備えた構成の場合、制御回路によって、各機能回路ブロックへの電源供給を一括して制御可能である。また、複数の機能回路ブロックが接続された1つのリーク抑制FETを複数備えた構成、または1つの機能回路ブロックに接続された1つのリーク抑制FETを複数備えた構成の場合、制御回路によって、機能回路ブロック毎に電源供給を制御可能であり、半導体集積回路の動作時における消費電力を低減することが可能となる。
【0022】
(6) 前記機能回路ブロックは全てが前記リーク抑制FETに接続された状態で1以上備えられ、前記リーク抑制FETは1以上備えられ、1以上の前記リーク抑制FETのそれぞれは1以上の前記機能回路ブロックのそれぞれに接続されたことを特徴とする。
【0023】
この構成においては、半導体集積回路は、1以上の機能回路ブロックと1以上のリーク抑制FETとを備えている。また、1以上のリーク抑制回路のそれぞれが1以上の機能回路ブロックのそれぞれに接続されている。したがって、1つの機能回路ブロックに接続された1つのリーク抑制FETを1以上備えているので、制御回路によって、機能回路ブロック毎に電源供給を制御可能であり、半導体集積回路の動作時における消費電力を低減することが可能となる。
【0026】
【発明の実施の形態】
〔第1実施形態〕
まず、本発明の第1実施形態について説明する。図1は、本発明の第1実施形態に係る半導体集積回路の内部回路図である。第1実施形態の半導体集積回路は、機能回路ブロックのリーク電流を抑制するために高閾値電圧のPch(Pチャンネル型)FETを用いた構成である。すなわち、半導体集積回路8は、機能回路ブロック1、機能回路ブロック2、PchFET3、PchFET4、制御回路7によって構成されている。機能回路ブロック1は、高位電源端子である電源端子1aがPchFET3のドレインに接続され、接地端子1bが低位電源線である接地線10に接続されている。機能回路ブロック2は、高位電源端子である電源端子2aがPchFET4のドレインに接続され、接地端子2bが接地線10に接続されている。リーク抑制FETであるPchFET3は、ソースが高位電源線である電源線9に、ドレインが機能回路ブロック1の電源端子1aに、ゲートが制御回路7の出力端子5に、それぞれ接続されている。リーク抑制FETであるPchFET4は、ソースが電源線9に、ドレインが機能回路ブロック2の電源端子2aに、ゲートが制御回路7の出力端子6に、それぞれ接続されている。制御回路7は、入力端子7aが半導体集積回路8の制御信号入力端子11に、電源端子7bが電源線9に、接地端子7cが接地線10に、出力端子5がPchFET3のゲートに、出力端子6がPchFET4のゲートに、それぞれ接続されている。
【0027】
機能回路ブロック1及び機能回路ブロック2は、それぞれ1つまたは複数のFETを含む構成であり、所定の機能を実現するための回路ブロックである。機能回路ブロック1及び機能回路ブロック2がそれぞれ有する1つまたは複数のFETは、PchFET3及びPchFET4よりも低い閾値電圧に設定されており、低電圧で、高速に動作する。なお、機能回路ブロック1及び機能回路ブロック2の回路構成、信号の入出力端子などは、図示を省略している。
【0028】
PchFET3は、機能回路ブロック1への電源供給を制御するとともに、機能回路ブロック1のスタンバイ時のリーク電流を抑制するためのものである。また、機能回路ブロック1が備えた1つまたは複数のFETよりも高い閾値電圧に設定されている。
【0029】
PchFET4は、機能回路ブロック2への電源供給を制御するとともに、機能回路ブロック2のスタンバイ時のリーク電流を抑制するためのものである。また、機能回路ブロック2が備えた1つまたは複数のFETよりも高い閾値電圧に設定されている。
【0030】
制御回路7は、制御信号入力端子11から入力された信号に応じて、出力端子5からPchFET3のゲートに、出力端子6からPchFET4のゲートに、それぞれHiまたはLowの信号を出力して、PchFET3及びPchFET4のON・OFFを個別に制御するためのものである。また、制御回路7は全て高い閾値電圧のFETを用いて実現されているか、または制御回路の電源端子7bと接地端子7cとの間に設けられたFETのうち、少なくとも1つが他のFETよりも高い閾値電圧のFETにて実現されている。よって、制御回路7へは常に電源供給が行われているが、半導体集積回路8のスタンバイモードにおける制御回路7のリーク電流は、この高い閾値電圧のFETによって制限され、小さな値となる。なお、制御回路7の回路構成は、図示を省略している。
【0031】
次に、半導体集積回路8の動作について説明する。半導体集積回路8には、図外の電源端子に接続された電池などの電源から、半導体集積回路8が動作可能な電圧が供給されている。制御信号入力端子11に半導体集積回路8の全機能回路ブロックを動作状態にする所定の信号が入力されると、制御回路7は出力端子5,6からLowの信号を出力する。この信号が各ゲートに入力されたPchFET3及びPchFET4はONとなる。そして、機能回路ブロック1,2に電源供給が開始されて、機能回路ブロック1,2は動作状態となる。このとき、前記のように機能回路ブロック1,2に含まれるFETは低い閾値電圧のFETにて構成されているので、低電圧で高速に動作する。
【0032】
また、制御回路7は、制御信号入力端子11から入力された信号に応じて、PchFET3及びPchFET4を個別にON・OFFすることが可能である。例えば、制御回路7には、機能回路ブロック毎に対応するレジスタが設置されており、レジスタに設定した値に応じて所定の信号を出力して、各機能回路ブロックの状態を制御するように構成されている。よって、機能回路ブロック1のみを動作させる場合は、制御信号入力端子11に所定の信号を入力することで、制御回路7は出力端子5からLowの信号、出力端子6からHiの信号を出力する。この信号が各ゲートに入力されたPchFET3はON、PchFET4はOFFとなり、機能回路ブロック1は動作状態に、機能回路ブロック1はスタンバイ状態になる。
【0033】
このとき、機能回路ブロック2のリーク電流は、機能回路ブロック2の各FETよりも高い閾値電圧のPchFET4のカットオフ特性により、小さな値となる。よって、半導体集積回路8における動作時の消費電流を、より小さな値とすることができる。
【0034】
また、半導体集積回路8の全機能回路ブロックを動作させないスタンバイモードにする場合は、制御信号入力端子11に所定の信号を入力することで、制御回路7は出力端子5,6からHiの信号を出力する。この信号が各ゲートに入力されたPchFET3,PchFET4はOFFとなる。これにより、回路ブロック1,2はスタンバイ状態になり、この時のリーク電流は前記の場合と同様に、FET3,4により小さく抑えられる。
【0035】
このように、本発明によれば、機能回路ブロック1,2のスタンバイを動作状況により制御することで、より消費電流を小さくでき、スタンバイモードをコントロールする制御回路7をも同一基板上に形成し、さらには、この制御回路7を構成する電源端子と接地端子との間に設けたFETのうち少なくとも1つを高い閾値電圧のFETとすることにより、制御回路7自身のリーク電流も削減でき、半導体集積回路8全体として低リーク電流を実現できる。
【0036】
なお、半導体集積回路8は、機能回路ブロック及び高閾値電圧FET(リーク抑制FET)の組み合わせによる回路を、さらに複数備えた構成としてもよい。その場合、高閾値電圧FETのゲートは制御回路7に接続され、ON・OFF制御は制御回路7によって行われる。また、制御回路7は、複数の出力端子を制御するために、入力端子を複数設けた構成としてもよい。さらに、各機能回路ブロックの動作を個別に制御しなくても良い場合は、1つの高閾値電圧FETに複数の機能回路ブロックの電源端子を接続した構成とすればよい。
【0037】
〔第2実施形態〕
次に、本発明の第2実施形態について説明する。図2は、本発明の第2実施形態に係る半導体集積回路の内部回路図である。第2実施形態は、機能回路ブロックのリーク電流を抑制するために、高閾値電圧のNch(Nチャンネル型)FETを用いた構成である。すなわち、半導体集積回路19は、機能機能回路ブロック12、機能回路ブロック13、NchFET14、NchFET15、制御回路18によって構成されている。機能回路ブロック12は、電源端子12aが高位電源線である電源線20に接続され、低位電源端子である接地端子12bがNchFET14のドレインに接続されている。機能回路ブロック13は、電源端子13aが電源線20に接続され、低位電源端子である接地端子13bがNchFET15のドレインに接続されている。リーク抑制FETであるNchFET14は、ソースが低位電源線である電源線21に、ドレインが機能回路ブロック12の接地端子12bに、ゲートが制御回路18の出力端子16に、それぞれ接続されている。リーク抑制FETであるNchFET15は、ソースが接地線21に、ドレインが機能回路ブロック13の接地端子13bに、ゲートが制御回路18の出力端子17に、それぞれ接続されている。制御回路18は、入力端子18aが半導体集積回路19の制御信号入力端子22に、電源端子18bが電源線20に、接地端子18cが接地線21に、出力端子16がNchFET14のゲートに、出力端子17がNchFET15のゲートに、それぞれ接続されている。
【0038】
機能回路ブロック12及び機能回路ブロック13は、それぞれ1つまたは複数のFETを含む構成であり、所定の機能を実現するための回路ブロックである。機能回路ブロック12及び機能回路ブロック13がそれぞれ有する1つまたは複数のFETは、NchFET14及びNchFET15よりも低い閾値電圧に設定されており、低電圧で、高速に動作する。なお、機能回路ブロック12及び機能回路ブロック13の回路構成、信号の入出力端子などは、図示を省略している。
【0039】
NchFET14は、機能回路ブロック12への電源供給を制御するとともに、機能回路ブロック12のスタンバイ時のリーク電流を抑制するためのものである。また、機能回路ブロック12が備えた1つまたは複数のFETよりも高い閾値電圧に設定されている。
【0040】
NchFET15は、機能回路ブロック13への電源供給を制御するとともに、機能回路ブロック13のスタンバイ時のリーク電流を抑制するためのものである。また、機能回路ブロック13が備えた1つまたは複数のFETよりも高い閾値電圧に設定されている。
【0041】
制御回路18は、制御信号入力端子22から入力された信号に応じて、出力端子16からNchFET14のゲートに、出力端子17からNchFET15のゲートに、それぞれHiまたはLowの信号を出力して、NchFET14及びNchFET15のON・OFFを個別に制御するためのものである。また、制御回路18は全て高い閾値電圧のFETを用いて実現されているか、または制御回路の電源端子18bと接地端子18cとの間に設けられたFETのうち、少なくとも1つが他のFETよりも高い閾値電圧のFETにて実現されている。よって、制御回路18へは常に電源供給が行われているが、半導体集積回路19のスタンバイモードにおける制御回路18のリーク電流は、この高い閾値電圧のFETによって制限され、小さな値となる。なお、制御回路18の回路構成は、図示を省略している。
【0042】
次に、半導体集積回路19の動作について説明する。半導体集積回路19には、図外の電源端子に接続された電池などの電源から、半導体集積回路19が動作可能な電圧が供給されている。制御信号入力端子11に集積回路19の全機能回路ブロックを動作状態にする所定の信号が入力されると、制御回路18は出力端子5,6からHiの信号を出力する。この信号が各ゲートに入力されたPchFET14及びPchFET15はONとなる。そして、機能回路ブロック12,13に電源供給が開始されて、機能回路ブロック12,13は動作状態となる。このとき、前記のように機能回路ブロック12,13に含まれるFETは低い閾値電圧のFETにて構成されているので、低電圧で高速に動作する。
【0043】
また、制御回路18は、制御信号入力端子22から入力された信号に応じて、PchFET14及びPchFET15を個別にON・OFFすることが可能である。例えば、制御回路18には、機能回路ブロック毎に対応するレジスタが設置されており、レジスタに設定した値に応じて所定の信号を出力して、各機能回路ブロックの状態を制御するように構成されている。よって、機能回路ブロック1のみを動作させる場合は、制御信号入力端子22に所定の信号を入力することで、制御回路18は出力端子16からHiの信号、出力端子17からLowの信号を出力する。この信号が各ゲートに入力されたPchFET14はON、PchFET15はOFFとなり、機能回路ブロック12は動作状態に、機能回路ブロック12はスタンバイ状態になる。
【0044】
このとき、機能回路ブロック13のリーク電流は、機能回路ブロック13の各FETよりも高い閾値電圧のPchFET15のカットオフ特性により、小さな値となる。よって、半導体集積回路19における動作時の消費電流を、より小さな値とすることができる。
【0045】
また、半導体集積回路19の全機能回路ブロックを動作させないスタンバイモードにする場合は、制御信号入力端子22に所定の信号を入力することで、制御回路18は出力端子16,17からLowの信号を出力する。この信号が各ゲートに入力されたPchFET14,PchFET15はOFFとなる。これにより、回路ブロック12,13はスタンバイ状態になり、この時のリーク電流は前記の場合と同様に、FET14,15により小さく抑えられる。
【0046】
このように、第2実施形態においても第1実施形態と同様の効果を実現できる。つまり、機能回路ブロック12,13のスタンバイを動作状況により制御することで、より消費電流を小さくでき、スタンバイモードをコントロールする制御回路18をも同一基板上に形成し、さらにはこの制御回路18を構成する電源端子と接地端子との間に設けたFETのうち少なくとも1つを高い閾値電圧のFETとすることにより、制御回路18自身のリーク電流も削減でき、半導体集積回路19全体として低リーク電流を実現できる。
【0047】
なお、半導体集積回路19は、機能回路ブロック及び高閾値電圧FET(リーク抑制FET)の組み合わせによる回路を、さらに複数備えた構成としてもよい。その場合、高閾値電圧FETのゲートは制御回路18に接続され、ON・OFF制御は制御回路18によって行われる。また、各機能回路ブロックの動作を個別に制御しなくても良い場合は、1つの高閾値電圧FETに複数の機能回路ブロックの接地端子を接続した構成とすればよい。
【0048】
〔第3実施形態〕
次に、本発明の第3実施形態について説明する。図3は、本発明の第3実施形態に係る半導体集積回路の内部回路図である。なお、図1と同一部分には、同一符号を付して、詳細な説明は省略する。第3実施形態は、機能回路ブロックのリーク電流を抑制するために高閾値電圧のFETを用い、また、電源供給を電波エネルギによって制御する構成である。すなわち、半導体集積回路36は、機能回路ブロック1、機能回路ブロック2、PchFET3、PchFET4、制御回路7、アンテナ33を備えたスイッチ制御回路34及びスイッチ37によって構成され、外部に制御信号入力端子11及び電源端子38を備えている。これらは、同一基板上に形成されている。
【0049】
図1に示した構成と同じ部分の接続は、図1と同様である。また、電源線9には、スイッチ37の端子37aが接続され、端子37bは半導体集積回路36の電源端子38に接続されている。さらに、スイッチ制御回路34の出力端子35がスイッチ37の開閉制御端子37cに接続されている。なお、電源端子38には、電池などの電源32が接続される。
【0050】
スイッチ37は、電源端子38から半導体集積回路36の電源線9への電源供給をスイッチの開閉によって制御するためのものである。スイッチ制御回路34は、半導体集積回路36への電源供給を制御する電波をアンテナ33で受信し、該電波から電波エネルギを検出して、スイッチ37の開閉を制御するためのものである。なお、スイッチ制御回路34は、アンテナ33で受信した電波エネルギによって動作する。
【0051】
次に、半導体集積回路36の動作について説明する。半導体集積回路36は、動作を停止しているスタンバイモードの場合は、スイッチ37はOFFしており、電源線9には電源供給されていない。半導体集積回路36を動作モードにする場合は、予め決められた周波数の電波を半導体集積回路36に対して発信する。半導体集積回路36は、アンテナ33により該電波を受信し、スイッチ制御回路34において該電波から電波エネルギを検出し、そのエネルギによってスイッチ制御回路34を動作させ、スイッチ37をONにする制御信号を出力する。この制御信号によりスイッチ37はONし、電源32から電源線9に電源供給されて、半導体集積回路36は動作可能になる。以降の半導体集積回路36の動作は、図1に基づいて説明した第1実施形態と同様である。
【0052】
また、半導体集積回路36の動作を停止してスタンバイモードにする場合、予め決められた周波数の電波を半導体集積回路36に対して発信する。半導体集積回路36は、アンテナ33により該電波を受信し、スイッチ制御回路34において該電波から電波エネルギを検出し、そのエネルギによってスイッチ制御回路34を動作させ、スイッチ37をOFFにする制御信号を出力する。この制御信号によりスイッチ37はOFFし、電源32から電源線9に電源供給されなくなり、半導体集積回路36は動作を停止する。
【0053】
このように、第3実施形態において、第1実施形態と同様の効果が得られる。それに加えて、半導体集積回路36は、スタンバイ時には電源線9に電源供給するためのスイッチ37はOFFするように設定されているので、リーク電流は流れず、電池などの電源の消耗を防ぐことができる。さらに、電源スイッチを制御しているスイッチ制御回路34は、アンテナ33で受信した電波のエネルギによって動作するため、半導体集積回路36の消費電力やリーク電流に影響を及ぼさない。
【0054】
なお、半導体集積回路36において、電源供給を外部から制御するための構成であるアンテナ33、スイッチ制御回路34、スイッチ37、電源端子38は、本発明の第2実施形態である半導体集積回路19にも適用可能である。すなわち、アンテナ33、スイッチ制御回路34、スイッチ37、電源端子38を、半導体集積回路19を構成する同一基板に設ける。これにより、半導体集積回路19においても、半導体集積回路36と同様の効果を得ることができる。
【0055】
なお、図3の半導体集積回路36では、電源端子38と電源線9との間を、スイッチ制御回路34により制御されるスイッチ37で開閉する構成としたが、この構成に限るものではない。すなわち、電源端子38と電源線9との間ではなく、電源端子38と設置線10との間を、スイッチ制御回路34により制御されるスイッチ37で開閉する構成としてもよい。
【0056】
〔第4実施形態〕
次に、本発明の第4実施形態について説明する。図4は、本発明の第4実施形態に係る半導体集積回路の内部回路図である。なお、図3と同一部分には、同一符号を付して、詳細な説明は省略する。第4実施形態は、第3実施形態のリーク電流を低減させるための高い閾値電圧のFET及びFETの制御回路を削除して、一括して各機能回路ブロックを制御する構成である。すなわち、半導体集積回路46は、機能回路ブロック1、機能回路ブロック2、アンテナ33を備えたスイッチ制御回路34及びスイッチ37によって構成され、外部に電源端子38を備えている。これらは、同一基板上に形成されている。
【0057】
図3に示した構成と同じ部分の接続は、図3と同様である。また、機能回路ブロック1は、電源端子1aが高位電源線である電源線9に接続され、接地端子1bが低位電源線である接地線10に接続されている。機能回路ブロック2は、電源端子2aが電源線9に接続され、接地端子2bが接地線10に接続されている。
【0058】
次に、半導体集積回路46の動作について説明する。半導体集積回路36と同様に、半導体集積回路46は、動作を停止しているスタンバイモードの場合、スイッチ37はOFFしており、電源線9には電源供給されていない。半導体集積回路46を動作モードにする場合、予め決められた周波数の電波を半導体集積回路46に対して発信する。半導体集積回路46は、アンテナ33により該電波を受信し、スイッチ制御回路34において該電波から電波エネルギを検出し、そのエネルギによってスイッチ制御回路34を動作させ、スイッチ37をONにする制御信号を出力する。この制御信号によりスイッチ37はONし、電源32から電源線9に電源供給されて、半導体集積回路46は動作可能になる。半導体集積回路46の機能回路ブロック1,2に電源供給が開始されて、機能回路ブロック1,2は動作状態となる。このとき、前記のように機能回路ブロック1,2に含まれるFETは低い閾値電圧のFETにて構成されているので、低電圧で高速に動作する。
【0059】
また、半導体集積回路46の全機能回路ブロックを動作させないスタンバイモードにする場合、予め決められた周波数の電波を半導体集積回路46に対して発信する。半導体集積回路46は、アンテナ33により該電波を受信し、スイッチ制御回路34において該電波から電波エネルギを検出し、そのエネルギによってスイッチ制御回路34を動作させ、スイッチ37をOFFにする制御信号を出力する。この制御信号によりスイッチ37はOFFし、電源32から電源線9に電源供給されなくなり、電源線9に接続された機能回路ブロック1,2は動作を停止する。
【0060】
このように、各機能回路ブロックは、低閾値電圧のFETによって構成されているので、各々の機能を低電圧で高速に実現する。また、半導体集積回路36において、スタンバイ時には電源線9に電源供給するためのスイッチ37はOFFするように設定されているので、各機能回路ブロックではリーク電流が流れず、電池などの電源の消耗を防ぐことができる。さらに、電源スイッチを制御しているスイッチ制御回路34は、アンテナ33で受信した電波のエネルギによって動作するため、半導体集積回路36の消費電力やリーク電流には影響を及ぼさない。
【0061】
【発明の効果】
本発明によれば、以下の効果が得られる。
【0062】
(1) 半導体集積回路は、電源端子と、スイッチと、スイッチ制御回路と、を備え、前記高位電源線または前記低位電源線に電源を接続する電源端子と、前記高位電源線または前記低位電源線と、の間の接続を開閉するスイッチは、電波を受信するアンテナが接続され、検出した電波エネルギに応じて、スイッチ制御回路により開閉が制御されるため、所定の電波を受信して、その電波エネルギによりスイッチ制御回路を動作させて、機能回路ブロックに電源供給する電源線をスイッチで制御することにより、機能回路ブロックにおいてリーク電流の発生しない半導体集積回路が実現できる。
また、半導体制御回路は、機能回路ブロック、リーク抑制FET及び制御回路を備え、1つまたは複数のFETを含む機能回路ブロックと、該機能回路ブロックに接続され該機能回路ブロックに含まれる1つまたは複数のFETの閾値電圧よりも高い閾値電圧であるリーク抑制FETと、が高位電源線及び低位電源線の間に接続され、高位電源線及び低位電源線の間に接続された1つまたは複数のFETを含み、該FETの少なくとも1つが他のFETよりも高い閾値電圧である制御回路によって、該リーク抑制FETのON・OFFが制御されるため、スイッチが閉じられて機能回路ブロックに電源供給がされている間、機能回路ブロックの低閾値電圧のFETによって低電圧動作、高速動作を実現するとともに、低閾値電圧のFETを使用することにより発生するスタンバイリーク電流を、高閾値電圧のリーク抑制FETによって抑制できる。また、リーク抑制FETを制御する制御回路を高い閾値電圧のFETにて実現することにより、外部に制御回路を設けずに済み、かつ制御回路自身のリーク電流を抑制できる。
【0063】
(2) 前記リーク抑制FETは、Pチャンネル型FETであり、ソースが高位電源線に、ドレインが前記機能回路ブロックの高位電源端子に、ゲートが前記制御回路に、それぞれ接続されているため、機能回路ブロックの高位電源端子と、高位電源線と、の間にPチャンネル型FETが設置され、機能回路ブロックへの電源供給制御が確実に行え、機能回路ブロックに低閾値電圧のFETを使用することにより発生するスタンバイリーク電流を、高閾値電圧のPチャンネル型FETによって抑制できる。
【0064】
(3) 前記リーク抑制FETは、Nチャンネル型FETであり、ソースが低位電源線に、ドレインが前記機能回路ブロックの低位電源端子に、ゲートが前記制御回路に、それぞれ接続されているため、機能回路ブロックの低位電源端子と、低位電源線と、の間にNチャンネル型FETが設置され、機能回路ブロックへの電源供給制御が確実に行え、機能回路ブロックに低閾値電圧のFETを使用することにより発生するスタンバイリーク電流を、高閾値電圧のNチャンネル型FETによって抑制できる。
【0065】
(4) 半導体集積回路は、複数の機能回路ブロックと1以上のリーク抑制FETとを備えている。また、1以上のリーク抑制回路のそれぞれを1以上の機能回路ブロックに接続しているので、全ての機能回路ブロックが接続された1つのリーク抑制FETを1つ備えた構成の場合、制御回路によって、各機能回路ブロックへの電源供給を一括して制御できる。また、複数の機能回路ブロックが接続された1つのリーク抑制FETを複数備えた構成、または1つの機能回路ブロックに接続された1つのリーク抑制FETを複数備えた構成の場合、制御回路によって、機能回路ブロック毎に電源供給を制御可能であり、半導体集積回路の動作時における消費電力を低減できる。
【0066】
(5) 半導体集積回路は、1以上の機能回路ブロックと1以上のリーク抑制FETとを備えている。また、1以上のリーク抑制回路のそれぞれを1以上の機能回路ブロックのそれぞれに接続しているので、制御回路によって、機能回路ブロック毎に電源供給を制御可能であり、半導体集積回路の動作時における消費電力を低減できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体集積回路の内部回路図である。
【図2】本発明の第2実施形態に係る半導体集積回路の内部回路図である。
【図3】本発明の第3実施形態に係る半導体集積回路の内部回路図である。
【図4】本発明の第4実施形態に係る半導体集積回路の内部回路図である。
【図5】低電圧動作、低リーク電流を実現した従来のCMOSインバータ回路の構成図である。
【符号の説明】
1,2,12,13−機能回路ブロック
3,4,53−PchFET
14,15,54,55−NchFET
5,6,16,17,57−出力端子
7,18−制御回路
8,19,36,46−半導体集積回路
11,22、58−制御信号入力端子
Claims (5)
- 高位電源線及び低位電源線の間に接続された、1以上のFETを含む機能回路ブロック、及び該機能回路ブロックに接続され前記1以上のFETよりも閾値電圧が高いリーク抑制FETと、
高位電源線及び低位電源線の間に接続された複数のFETを含み、該複数のFETのうち少なくとも1つが他のFETよりも閾値電圧が高く、前記リーク抑制FETのON・OFFを制御する制御回路と、
前記高位電源線または前記低位電源線に電源を接続する電源端子と、
前記高位電源線または前記低位電源線と該電源端子との間の接続を開閉するスイッチと、
電波を受信するアンテナが接続され、検出した電波エネルギに応じて該スイッチの開閉を制御するスイッチ制御回路と、を備えたことを特徴とする半導体集積回路。 - 前記リーク抑制FETは、ソースが高位電源線に、ドレインが前記機能回路ブロックの高位電源端子に、ゲートが前記制御回路に、それぞれ接続されたPチャンネル型FETであることを特徴とする請求項1に記載の半導体集積回路。
- 前記リーク抑制FETは、ソースが低位電源線に、ドレインが前記機能回路ブロックの低位電源端子に、ゲートが前記制御回路に、それぞれ接続されたNチャンネル型FETであることを特徴とする請求項1に記載の半導体集積回路。
- 前記機能回路ブロックは、全てが前記リーク抑制FETに接続された状態で複数備えられ、
前記リーク抑制FETは、1以上備えられ、
1以上の前記リーク抑制FETのそれぞれは、複数の前記機能回路ブロックのうち1以上の機能回路ブロックに接続されたことを特徴とする請求項1乃至3のいずれかに記載の半導体集積回路。 - 前記機能回路ブロックは、全てが前記リーク抑制FETに接続された状態で1以上備えられ、
前記リーク抑制FETは、1以上備えられ、
1以上の前記リーク抑制FETのそれぞれは、1以上の前記機能回路ブロックのそれぞれに接続されたことを特徴とする請求項1乃至3のいずれかに記載の半導体集積回路。
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