JP4896974B2

JP4896974B2 - 多電源集積回路を有する電子機器システム

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Publication number: JP4896974B2
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Inventors: 哲義塩田
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Description

本発明は、複数の回路部を有し、各回路部に独立に電源が供給される多電源集積回路（ＬＳＩ）を含む電子機器システムに関し、特に多電源ＬＳＩ内部の電源ノイズを抑止する電源の制御技術に関する。

半導体集積回路に用いるトランジスタは動作していない状態でも電流(リーク電流)が流れ、無駄に電力を消費している。そのため、リーク電流を削減するために、動作していない回路の電源を切断する手法が取られている。図１は、従来の画像処理ＬＳＩ６を含む電子機器システムの構成例を示している。画像処理ＬＳＩ６内には、第１回路部７と、第２回路部８と、が設けられている。第１回路部７は、暗号化されたデータをデコードするために必要な暗号解読鍵が保存するＳＲＡＭなどのメモリ（以下、ＳＲＡＭとして説明する）や常時動作するタイマーなどの回路で、常時動作状態にあるか又はデータを保持する状態にある必要がある。一方、第２回路部８は、画像処理のための論理回路などであり、動作していない時には電源を供給せずに停止状態にできる回路である。

第１回路部７と第２回路部８は、内部の電源線１３及び１４を介して外部電源線１１及び１２に接続され、これらの電源線を介して外部の電源供給部９から電源が供給されている。なお、低電位側電源ＧＮＤは共通である。第２回路部８は動作していないときに電源は不要なので、電源供給部９内にＣＰＵ１からの制御信号Ｓ１によってオン・オフ（ＯＮ／ＯＦＦ）の制御が可能なスイッチＳＷ１を設けて、電源の供給を制御できるようにしている。一方第１回路部７は記憶データの保持のため常時電源が供給されている。画像処理ＬＳＩ６とは別のＬＳＩチップに搭載されたＣＰＵ１は、画像処理ＬＳＩ６と接続され、画像データや処理プログラムの転送を行っている。また、ＣＰＵ１は、操作部４や表示部３、外部メモリ２とバス５で接続され、いずれのデバイスともデータの転送が可能になっている。

このシステムにおいて、ユーザが表示部３にメモリ２内の画像データをデコードして表示させる場合の、ＣＰＵ１によるＳＷ１の制御について説明する。初期状態として画像処理ＬＳＩ６の第１回路部７には、デコード処理で必要なデータが保存されている。例えば、暗号化されたデータをデコードするために必要な暗号解読鍵が保存されている。第２回路部８のデータは保存している必要がないのでＳＷ１は切断されて（開かれて）いるとする。

ユーザが操作部４のボタンを押すと、操作部４から起動を指示する制御信号がＣＰＵ１に送られる。ＣＰＵ１はＳＷ１を閉じるために、電源供給部９に電源供給制御信号Ｓ１を送る。電源供給制御信号を受取った電源供給部９は、ＳＷ１を閉じる。ＣＰＵ１は、画像データと処理プログラムをメモリ２から画像処理ＬＳＩ６の第１回路部７に転送して、処理プログラムを実行するように命令する。画像処理ＬＳＩ６では、第２回路部８が第１回路部７からプログラムと画像データ、および、暗号解読鍵を読み出して処理を行い、第１回路部７に処理後の画像データを書き込む。処理後の画像データは、第１回路部７から表示部３に送られる。全ての処理が完了すると、画像処理ＬＳＩ６は、ＣＰＵ１に処理が完了したことを示す制御信号を送る。ＣＰＵ１はＳＷ１を開けるために、電源供給部９に電源供給制御信号Ｓ１を送る。電源供給制御信号Ｓ１を受取った電源供給部９は、ＳＷ１を開ける。

以上説明したように、多電源ＬＳＩを有する電子回路システムでは、ＬＳＩ内の回路を複数の回路部分を設け、各回路部分への電源供給を別々の電源線を介して行い、電源供給部からＬＳＩ内の動作しない回路部への電源供給を停止できるようにしている。各回路部分への電源供給を分離するには、第１回路部７の電源線１３に接続される電極パッドと、電源線１１に接続されるＬＳＩパッケージの電極パッドをボンディングワイヤなどで接続し、同様に第２回路部８の電源線１４に接続される電極パッドと電源線１２に接続されるＬＳＩパッケージの電極パッドをボンディングワイヤなどで接続する。

特許文献１（特開平５−２９１３６８号公報）及び特許文献２（特開２００５−１０９２３８号）は、ＬＳＩ内の回路を複数の回路部分に分け、各回路部分への電源供給を別々の電源線を介して行う構成を記載している。更に、特許文献１及び２は、ＬＳＩの複数の回路部分の電源ライン間を接続するスイッチをＬＳＩ内に設ける構成を記載している。このＬＳＩでは、ＬＳＩに定格電圧が印加されている時にはスイッチを非導通状態にして通常の動作が行われ、試験時に定格を超える電圧が印加されたときにはスイッチを導通状態にすることにより、ＬＳＩのテスト時に電極パッドに接触させるプローブ数を削減できる。

また、特許文献３（特開２００５−１０１３２５号）は、ＬＳＩの外部の電源入力端子間を接続するスイッチを設け、サージ電圧などの定格を超える電圧が入力された時に、スイッチを導通させて電圧上昇を抑制する構成を記載している。

しかし、引用文献１から３のいずれも、ＬＳＩ内の一部の回路への電源供給を停止する構成については記載していない。

特許文献１：特開平５−２９１３６８号公報
特許文献２：特開２００５−１０９２３８号
特許文献３：特開２００５−１０１３２５号

図２は、図１の従来の電子機器システムにおける問題点を説明する図である。

図１のシステムでは、第１回路部７と第２回路部８に外部から別々に電源が供給されている。第１回路部７を構成する複数のＳＲＡＭは可能な限り小さく作られるので、ＳＲＡＭの寄生容量Ｃ１は小さい。一方、第２回路部８には駆動負荷となる容量Ｃ２が存在する。また、後述するように、第１回路部７にはパルス状に大きな電流ＩＡが流れるが平均電流は、第２回路部８に比べて小さい。

上記のように、ＬＳＩ内部と外部との間の電源線の接続は、電源用電極パッド（電源端子）をボンディングワイヤで接続することにより行われる。第１回路部７と第２回路部８のそれぞれの電源端子の数は、各部で平均的に流れる電流値で決められる。例えば、第１回路部７と第２回路部８での平均電流の比が１：２であった場合、第１回路部７と第２回路部８の電源端子数も１：２にするのが一般的である。

ボンディングワイヤは細い金属線であり、インダクタンス成分を有する。そのため、第１回路部７と第２回路部８の電源端子数が１：２の場合、第１回路部７と第２回路部８の電源インダクタンスＬ１とＬ２の比は２：１になる。図２では、第１回路部７と第２回路部８の電源端子数が１：２であるとして、Ｌ１は１．２ｎＨ、Ｌ２は０．６ｎＨであるとしている。

第１回路部７では、データビット幅に対応する複数のＳＲＡＭは同時に動作し、かつクロックのエッジに同期して動作するため、第１回路部７に流れる電流は、図２の（Ｂ）のＩＡで示すように、鋭いピークを持つ波形となる。

このように、第１回路部７は、電流の変化量が大きいが、容量値Ｃ１が小さく、インダクタンスが大きいため、第１回路部７の電源ノードの電圧ＶＡは電位変動が大きくなる。例えば、Ｌ１が１．２ｎＨで、１．２Ｖで動作するとしてシミュレーションを行った結果から、図２の（Ｂ）に示すように、第１回路部７の電源電圧ＶＡは０．３Ｖも電位が下降することが分かった。このように電源電圧が降下すると、ＳＲＡＭの動作速度が遅くなり、正しいデータの読み書きができなくなるという問題を生じる。一方、第２回路部８の電源ノードの電圧ＶＢはＶＡほど電位変動が大きくない。

本発明は、このような問題を解決するもので、多電源ＬＳＩ内の回路における電源ノイズを低減できる多電源ＬＳＩを有する電子機器システムの実現を目的とする。

図３は、本発明の電子機器システムの第１の基本構成を示す図である。

図３に示すように、本発明の第１の態様の電子機器システムは、集積回路１６と、電源供給部１９と、電源制御部１０と、を備える。集積回路１６は、第１回路部１７と、第２回路部１８と、第１回路部１７の第１電源線２３と、第２回路部１８の第２電源線２４と、第１電源線２３と第２電源線２４間を接続する接続スイッチＳＷ２と、を有する。電源供給部１９は、集積回路１６の第１及び第２回路部１７、１８へ供給する電源を生成して出力し、第２回路部１８への電源供給を制御する電源供給制御回路２０を有する。電源制御部１０は、制御信号Ｓ０及びＳ２により電源供給制御回路２０及び接続スイッチＳＷ２を制御する。このようなシステムにおいて、電源制御部１０は、第１回路部１７又は第２回路部１８の動作状態に応じて、電源供給制御回路２０から電源を供給するように制御すると共に接続スイッチＳＷ２を閉じて、第２電源線２４から第１回路部１７へ又は第１電源線２３から第２回路部１８への電源供給を行う。

電源供給制御回路は、例えば、スイッチ又はＤＣ−ＤＣ変換器である。

電源制御部は、第２回路部を動作状態にする時には、電源を供給するように電源供給制御回路を制御すると共に接続スイッチを閉じるように制御し、第２回路部を停止状態にする時には、電源を供給しないように電源供給制御回路を制御すると共に接続スイッチを開くように制御する。

本発明の第１の態様によれば、第２回路部１８への電源の供給を停止できる構成で、第１回路部１７又は第２回路部１８で電源の供給能力が不足する時には、別の系統の電源線から電源供給が行える。

図４は、本発明の電子機器システムの第２の基本構成を示す図である。

図４に示すように、本発明の第２の態様の電子機器システムは、集積回路１６と、電源供給部１９と、電源制御部１０と、を備える。集積回路１６は、第１回路部１７と、第２回路部１８と、第１回路部の第１電源線２３と、第２回路部の第２電源線２４と、電源用容量Ｃ、第１電源線２３と電源用容量Ｃを接続する第１接続スイッチＳＷ５と、第２電源線２４と電源用容量Ｃを接続する第２接続スイッチＳＷ６と、を有する。電源供給部１９は、集積回路１６の第１回路部１７及び第２回路部１８へ供給する電源を生成して出力し、第１回路部への電源供給を制御する第１電源供給スイッチＳＷ３及び第２回路部１８への電源供給を制御する第２電源供給スイッチＳＷ４を有する。電源制御部１０は、制御信号Ｓ３−Ｓ６により第１電源供給スイッチＳＷ３、第２電源供給スイッチＳＷ４、第１接続スイッチＳＷ５及び第２接続スイッチＳＷ６を制御する。電源制御部１０は、第１回路部１７のみを動作状態にする時には第１電源供給スイッチＳＷ３及び第１接続スイッチＳＷ５を閉じて、第２電源供給スイッチＳＷ４及び第２接続スイッチＳＷ６を開き、第２回路部１８のみを動作状態にする時には第２電源供給スイッチＳＷ４及び第２接続スイッチＳＷ６を閉じて、第１電源供給スイッチＳＷ３及び第１接続スイッチＳＷ５を開き、第１回路部１７及び第２回路部１８を動作状態にする時には第１電源供給スイッチＳＷ３、第２電源供給スイッチＳＷ４、第１接続スイッチＳＷ５及び第２接続スイッチＳＷ６を閉じ、第１回路部１７及び第２回路部１８の両方を停止状態にする時には第１電源供給スイッチＳＷ３、第２電源供給スイッチＳＷ４、第１接続スイッチＳＷ５及び第２接続スイッチＳＷ６を開く。

図１は、本発明が対象とする従来の電子機器システムの構成例を示す図である。図２は、図１の従来の電子機器システムの構成例の問題点を説明する図である。図３は、本発明の第１の基本構成を示す図である。図４は、本発明の第２の基本構成を示す図である。図５は、本発明の第１実施例の電子機器システムの構成を示す図である。図６は、第１実施例のＬＳＩ内の電源配線を示す図である。図７は、本発明の第１実施例の動作を示すフローチャートである。図８は、第１実施例のシステムの動作タイムチャートである。図９は、第１実施例のシステムにおける効果を説明する図である。図１０は、本発明の第２実施例の電子機器システムの構成を示す図である。図１１は、本発明の第２実施例の動作を示すフローチャートである。図１２は、本発明の第３実施例の電子機器システムの構成を示す図である。図１３は、本発明の第４実施例の電子機器システムの構成を示す図である。図１４は、本発明の第４実施例の動作を示すフローチャートである。図１５は、本発明の第５実施例の電子機器システムの構成を示す図である。図１６は、本発明の第６実施例の電子機器システムの構成を示す図である。図１７は、本発明の第６実施例の動作を示すフローチャートである。

符号の説明

１ＣＰＵ
６、２６画像処理ＬＳＩ
７、２７第１回路部
８、２８第２回路部
９、２９電源供給部
１６ＬＳＩ
２０電源供給制御部
ＳＷ１−ＳＷ１０スイッチ

図５は、本発明の第１実施例の電子機器システムの構成を示す図である。図１に示した従来の電子機器システムの構成例とは、画像処理ＬＳＩ２６内に、第１電源線３３と第２電源線３４を接続するスイッチＳＷ２が設けられている点が異なる。

図５に示すように、本発明の第１実施例の電子機器システムは、ＣＰＵ（中央処理装置:Central Processing Unit）１と、メモリ２と、表示部３と、操作部４と、これらを接続するバス５と、で構成されるコンピュータシステムを有する。第１実施例の電子機器システムでは、ＣＰＵ１に接続された画像処理ＬＳＩ２６と、画像処理ＬＳＩ２６に電源を供給する電源供給部２９と、が設けられている。なお、ＣＰＵ１、メモリ２、表示部３及び操作部４など電源を供給するユニットなど、他にもいろいろな要素が設けられているが、これは本発明には直接関係しないので、省略している。

画像処理ＬＳＩ２６には、第１回路部２７と、第２回路部２８と、第１回路部２７の第１電源線３３と、第２回路部２８の第２電源線３４と、第１電源線３３と第２電源線３４を接続するスイッチＳＷ２が設けられている。第１回路部２７には、ＳＲＡＭのほかにタイマー回路など、常時動作する必要があり、常時電源を供給する必要のある回路が設けられている。第２回路部２８には、画像処理のためのデコード回路を含む論理回路など、停止時には電源の供給を停止できる回路が設けられている。なお、低電位側電源ＧＮＤは共通である。

電源供給部２９には、画像処理ＬＳＩの第１回路部２７及び第２回路部２８に供給する電源を生成する部分と、電源供給制御スイッチＳＷ１が設けられている。生成された電源は、第１外部電源線３１を介して画像処理ＬＳＩ２６に供給されると共に、電源供給制御スイッチＳＷ１の出力端子から第２外部電源線３２を介して画像処理ＬＳＩ２６に供給される。スイッチＳＷ１及びＳＷ２は、ＣＰＵ１からの制御信号Ｓ１及ぶＳ２により制御される。従って、ＣＰＵ１は図３の電源制御部１０に対応する。

図６は、第１実施例の画像処理ＬＳＩ２６の電源配線を示す図である。図６に示すように、画像処理ＬＳＩ２６はプリント基板などの基板３７上に設けられる。第１回路部２７の第１電源線３３と第２回路部２８の第２電源線３４は、ボンディングワイヤで接続されたパッドから別々の網目状配線で独立に形成され、ＰＭＯＳトランジスタ３６を介して接続されている。電源供給部２９のＳＷ１を開けて第２電源線３４への電源供給を停止した状態で、制御信号Ｓ２を第１電源線３３と同じ電位にすると、ＰＭＯＳトランジスタ３６のソース-ゲート電圧は０Ｖになるので、ＰＭＯＳトランジスタ３６はオフ（ＯＦＦ）状態になる。このため、第２回路部２８はどこからも電源を供給されることがなくなり、電位が減少しリーク電流は削減される。すなわち、ＰＭＯＳトランジスタ３６をオフにすると第１電源線３３と第２電源線３４が遮断される。一方、電源供給部２９のＳＷ１を閉じて第２電源線３４へ電源供給を行った状態で、制御信号Ｓ２を低レベルにすると、ＰＭＯＳトランジスタ３６がオンして、第１電源線３３と第２電源線３４が導通された状態になる。

第１電源線３３は、電極パッドに接続され、ボンディングワイヤ３７を介して基板３７上の第１外部電源線３１に接続される。同様に、第２電源線３４は、電極パッドに接続され、ボンディングワイヤ３８を介して基板３７上の第２外部電源線３２に接続される。ＰＭＯＳトランジスタ３６のゲートは電極パッドに接続され、ボンディングワイヤ３５を介して基板３７上の信号Ｓ２の信号線に接続される。ボンディングワイヤは細い金属線であり、インダクタンス成分を有する。図示のように、第１電源線３３及び第２電源線３４は複数の電極パッドに接続され、電極パッド数に対応した本数のボンディングワイヤが使用されるので、第１電源線３３及び第２電源線３４のインダクタンスはボンディングワイヤの本数、すなわち電極パッドの個数により決定される。インダクタンスを小さくするには、ボンディングワイヤの本数、すなわち電極パッドの個数を増加させればよいが、ＬＳＩ面積の制限があるため、第１回路部２７と第２回路部２８で平均的に流れる電流値で決められ、例えば、第１回路部２７と第２回路部２８での平均電流の比が１：２であった場合、第１電源線３３と第２電源線３４の電極パッドの個数１：２にする。

図７は、第１実施例の電子機器システムにおける画像処理ＬＳＩへの電源供給の制御動作を示すフローチャートである。また、図８は、図７の動作に対応するタイムチャートである。

画像処理ＬＳＩ２６は、画像処理が行われない待機中、すなわち画像処理制御信号が停止状態の時には、第２回路部２８は動作する必要がないのでＳＷ１及びＳＷ２が開かれて電源の供給が停止されている。これにより電力消費が低減される。一方、第１回路部７は暗号化されたデータをデコードするために必要な暗号解読鍵を保存しており、これらのデータの保持のため常時電源が供給されている。この状態を動作もしくは保持状態と称する。

ステップＳ２０１では、ＣＰＵ１上で動いているＯＳがプログラムの指示によって画像処理命令を発行したかを監視し、画像処理命令が発行された時にはステップＳ２０５に進み、画像処理命令が発行されていない時には、ステップＳ２０４に進む。

一方、画像処理の起動は、プログラムの指示によるだけでなく、ユーザの操作によっても起動される。ステップＳ２０２で画像処理ＬＳＩ２６が待機中に、ユーザが操作部４のボタンを押して、画像処理を要する動作、例えば、システムの表示装置に画像データを表示させる動作を起動したとする。ステップＳ２０３で、操作部４は、ＣＰＵ１に画像処理プログラムを実行するように割込みの制御信号を送る。ステップＳ２０４で割込みの制御信号の有無を判定し、なければステップＳ２０１に戻り、割込みの制御信号があればステップＳ２０５に進む。

ステップＳ２０５では、ＣＰＵ１のレジスタにある値が書き込まれる。これにより画像処理制御信号が動作状態になり、一連の動作フローが起動される。ステップＳ２０５の後にはステップＳ２０６に進む。

ステップＳ２０６では、ＣＰＵ１は、ＳＷ１及びＳＷ２を閉じる制御信号を出力し、ＳＷ１及びＳＷ２が閉じる、すなわちオン（ＯＮ）状態になる。これにより、第２回路部２８は停止状態から動作状態になる。第１回路部２７は、スイッチＳＷ２を介して第２電源線３４からも電源が供給された状態、すなわちアクセス動作が正常に行える動作状態になる。

ステップＳ２０７では、ＣＰＵ１は、メモリ２から画像処理ＬＳＩ２６に、処理される画像データと処理プログラムを送る。画像データは第１回路部２７に記憶され、処理プログラムの一部が第１回路部２７に記憶される場合もある。ステップＳ２０８では、画像処理ＬＳＩ２６は、送られてきた処理プログラムにしたがって、第２回路部２８で画像データのデコード処理を行う。この時、第１回路部２７に記憶された画像データが読み出され、処理後のデータが第１回路部２７に記憶される。ステップＳ２０９では、画像処理ＬＳＩ２６は処理後のデータをＣＰＵ１を介してメモリ２に送出する。ＣＰＵ１は処理後のデータを書き込むことで表示部３に画像を表示する。ステップＳ２１０で、画像処理ＬＳＩ２６は、与えられた処理を完了したらＣＰＵ１に完了したことを知らせる制御信号を送る。ステップＳ２１１で、ＣＰＵ１は、ＳＷ１とＳＷ２を開いて、第２回路部２８の電源を切断する。これにより、動作制御信号は停止状態になり、ＳＷ１及びＳＷ２はオフ（ＯＦＦ）状態になり、第２回路部２８は停止状態になり、第１回路部２７は動作もしくは保持状態になる。その後、ステップＳ２０１に戻り、ユーザの操作待ち状態及び画像処理命令の指示待ち状態に戻る。この時、第１回路部２７には電源が供給され、第１回路部２７に記憶されたデータは保持され、タイマーなどは動作した状態である。

図９は、第１実施例の電子機器システムの効果を説明する図である。図２と同様に、第１回路部２７の第１電源線３３と第２回路部２８の第２電源線３４の電極パッド数が１：２で、第１回路部２７と第２回路部２８の電源インダクタンスＬ１、Ｌ２がそれぞれ１．２ｎＨと０．６ｎＨで、第２回路部８は駆動負荷Ｃ２として５０ｎＦを有し、１．２Ｖで動作するとして、シミュレーションを行った。その結果、図９の（Ｂ）に示すように、第１回路部２７の電源電圧ＶＡの電圧降下は８０ｍＶであり、図２の（Ｂ）に示した０．３Ｖの電圧降下より大幅に小さくなった。

図２の従来例と図９の第１実施例の違いは、ＳＷ２が設置され、第１回路部２７のＳＲＡＭへのアクセス動作時にＳＷ２が閉じていることである。動作状態にある第２回路部２８により第１回路部２７のＳＲＡＭへのアクセス動作が行われると、第１回路部２７にはピーク状の大きな電流が流れるが、この時ＳＷ１及びＳＷ２が閉じており、ＳＲＡＭが動作した時ＳＷ２を通して第２回路部２８の駆動負荷である５０ｎＦの容量素子から電荷が補充されるため、第１回路部２７の電源の電圧降下が８０ｍＶに低下し、７３％のノイズ量が削減されたと考えられる。

ここで、本発明と前述の特許文献１及び２との違いを説明する。その違いは、そのスイッチの制御方法にある。特許文献１及び２では、通常動作のときには電源線の間のスイッチを開き、試験時やサージ等の定格を超える電圧が印加されたときにはスイッチを閉じているのに対して、本発明では、通常動作のときにはスイッチＳＷ２を閉じて、待機中にＳＷ２を開けるという逆の制御方法をとっている。そのため、定格電圧が印加されている通常状態では、電源間のスイッチが非導通状態であるため、第１回路部のＳＲＡＭにアクセス動作を行うと電源電圧が降下して、正しいデータの読み書きができない。

図１０は、本発明の第２実施例の電子機器システムの構成を示す図である。第２実施例では、画像処理ＬＳＩ４１の第１回路部４１にはレジスタ４２が設けられており、レジスタ４２のデータがＣＰＵ１に制御信号ＳＩとして通知される点が第１実施例と異なり、他の部分は第１実施例と同じである。従って、異なる部分についてのみ説明する。

第２実施例では、レジスタ４２のデータ値によって、スイッチＳＷ１及びＳＷ２の開閉を制御する。第１回路部４１には、例えば時間を計測するタイマー回路が含まれており、画像処理ＬＳＩ２６は、所定の時間おきに動作する仕様であるとする。第１回路部４１のタイマー回路は所定の時間が経つとレジスタ４２に所定のデータ、例えば１を書き込み、その値を制御信号ＳＩとしてＣＰＵ１に送る。ＣＰＵ１は、制御信号ＳＩが１になると、画像処理を起動する。

図１１は、第２実施例の電子機器システムにおける画像処理ＬＳＩへの電源供給の制御動作を示すフローチャートである。

ステップＳ３０１では、第１回路部４１のレジスタ４２に値をセットする。ステップＳ３０２では、画像処理ＬＳＩ２６からＣＰＵ１に制御信号ＳＩを送る。ＣＰＵ１はこれに応じて画像処理を起動する。ステップＳ３０３からＳ３０６は、図７のステップＳ２０６からＳ２０９と同じである。

ステップＳ３０７では、第１回路部４１のレジスタ４２の値がリセットされる。ステップＳ３０８とＳ３０９は、図７のステップＳ２１０とＳ２１１と同じである。

図１２は、本発明の第３実施例の電子機器システムの構成を示す図である。第１実施例ではＣＰＵ１と画像処理ＬＳＩが別のチップに搭載されていたのに対して、第３実施例では、ＣＰＵ５５と画像処理部５２が統合ＬＳＩ５１に搭載されている点が異なる。ＣＰＵ５５への電源供給は、第１回路部５２へ電源供給を行う第１外部電源線３１及び統合ＬＳＩ５１内の第３電源線５８を介して行われる。第３実施例の構成では、ＣＰＵ５５からスイッチＳＷ２の開閉を行う制御信号Ｓ２は、統合ＬＳＩ５１内部の配線で実現される。これにより、チップ数やチップ間の制御配線を減らすことができ、同じノイズ量削減効果を得ることができる。

図１３は、本発明の第４実施例の電子機器システムの構成を示す図である。第４実施例の電子機器システムは、第３実施例の電子機器システムにおいて、スイッチＳＷ１の代わりにＤＣ−ＤＣ変換器６２を使用する点が異なる。すなわち、ＤＣ−ＤＣ変換器６２を有する電源供給部６１を使用する点が異なる。第４実施例では、第１回路部５２は、画像処理のための論理回路などである。また、第２回路部５４は、暗号化されたデータをデコードするために必要な暗号解読鍵が保存するメモリやフリップフロップなどの記憶回路やタイマー回路などを含み、メモリへのアクセスが行われない待機状態では、供給する電源電圧を低下させることができる回路であり、供給電源電圧を低下させることにより、記憶回路のデータを保持したままリーク電流を下げて消費電力を低減できる。一方、メモリへのアクセスが行われる時には第２回路部５４へ供給する電源電圧を高くして高速の動作が行われるようにする。

ＤＣ−ＤＣ変換器６２は、直流（ＤＣ）電圧を入力してＤＣ電圧を出力し、出力する電圧値をＣＰＵ５５からの制御信号Ｓ７によって変えることができる。待機状態では、第２回路部５４に電源が供給されているが、その電圧値は第１回路部５２に供給されている電圧値よりも低い値に設定している。第２回路部５４のＳＲＡＭへのアクセスが行われる時には、制御信号Ｓ７によりＤＣ−ＤＣ変換器６２が、第１回路部５２及びＣＰＵ５５に供給する電源電圧と同じ電圧を出力する。この状態で、第２回路部５４のＳＲＡＭにアクセスするとピーク上の大きな電流が流れるが、第２電源線５７はスイッチＳＷ２を介して第１電源線５６に接続されているので、電源ノイズが低減できる。

図１４は、第４実施例の電子機器システムにおける画像処理ＬＳＩへの電源供給の制御動作を示すフローチャートである。

ステップＳ４０１からＳ４０５までは図７の第１実施例のフローチャートと同じである。

ステップＳ４０６では、ＣＰＵ５５がＤＣ−ＤＣ変換器６２の電圧設定を変更して、第２回路部５４に供給する電源電圧を、第１回路部５３に供給する電源電圧と同じにする。

ステップＳ４０７からＳ４１２までは、図７のステップＳ２０６からＳ２１１までと同じである。

ステップＳ４１３では、ＣＰＵ５５がＤＣ−ＤＣ変換器６２の電圧設定を変更して、第２回路部５４に供給する電源電圧を低下させて待機状態にする。その後、ステップＳ４０１に戻る。

図１５は、本発明の第５実施例の電子機器システムの構成を示す図である。第５実施例の電子機器システムは、第１実施例の電子機器システムにおいて、電源供給部２９’に、第１回路部２７に供給する電源電圧を変化させるＤＣ−ＤＣ変換器９３を設けた構成を有する。この構成により、第１実施例と同様に第２回路部２８への電源供給を停止すると共に、待機時の第１回路部２７へ供給する電源電圧をデータ保持に必要なレベルまで低下させて消費電力を低減できる。また、第２回路部２８へ電源供給を行って動作状態にし、第１回路部２７へのアクセスが行われる時には、ＤＣ−ＤＣ変換器９３が、第２回路部２８へ供給する電源電圧と同じ電圧を出力するようにする。これにより、第１回路部２７でのピーク電流に発生による電圧降下が低減されるという第１実施例と同様の効果が得られる。

図１６は、本発明の第６実施例の電子機器システムの構成を示す図である。図１６に示すように、第６実施例の電子機器システムは、統合ＬＳＩ８１と、メモリ２と、表示部３と、操作部４と、これらを接続するバス５と、統合ＬＳＩ８１に電源を供給する電源供給部７１と、を有する。統合ＬＳＩ８１には、ＣＰＵ８５と、画像処理部８２と、が設けられている。画像処理部８２には、第１回路部８３と、第２回路部８４と、容量Ｃと、が設けられている。更に、統合ＬＳＩ８１には、第１回路部８３の第１電源線８６と容量Ｃを接続するスイッチＳＷ５と、第２回路部８４の第１電源線８７と容量Ｃを接続するスイッチＳＷ６と、が設けられている。

電源供給部７１には、統合ＬＳＩ８１のＣＰＵ８５、第１回路部８３及び第２回路部８４に供給する電源を生成する部分と、第１回路部８３への電源供給を制御するスイッチＳＷ３と、第２回路部８４への電源供給を制御するスイッチＳＷ４と、が設けられている。スイッチＳＷ３−ＳＷ６は、ＣＰＵ８５からの制御信号Ｓ３−Ｓ６でオン・オフ制御される。ＣＰＵ８５へは常時電源が供給される。

図１７は、第６実施例の電子機器システムの動作を示すフローチャートである。

ＣＰＵ１は常時動作状態である。ステップＳ５０１では、第１回路部８３又は第１回路部８４に対する起動要求があるかを監視する。起動要求が生じたらステップＳ５０２に進み、どの回路の起動要求であるかを判定する。この場合、第１回路部８３のみに対する起動要求と、第２回路部８４のみに対する起動要求と、第１回路部８３と第２回路部８４の両方に対する起動要求の３つの場合がある。

第１回路部８３のみに対する起動要求の場合にはステップＳ５１１に進み、ＳＷ３、ＳＷ５を閉じ、ステップＳ５１２で第１回路部８３における処理を実行する。ステップＳ５１３で、第１回路部から終了信号を受けると、ステップＳ５１４でＳＷ３、ＳＷ５を開き、ステップＳ５０１に戻る。

第２回路部８４のみに対する起動要求の場合にはステップＳ５２１に進み、ＳＷ４、ＳＷ６を閉じ、ステップＳ５２２で第２回路部８４における処理を実行する。ステップＳ５２３で、第２回路部から終了信号を受けると、ステップＳ５２４でＳＷ４、ＳＷ６を開き、ステップＳ５０１に戻る。

第１回路部８３と第２回路部８４の両方に対する起動要求の場合にはステップＳ５３１に進み、ＳＷ３−６を閉じ、ステップＳ５３２で第１回路部８３と第２回路部８４における処理を実行する。ステップＳ５３３で、第１回路部８３と第２回路部から終了信号を受けると、ステップＳ５３４でＳＷ３−６を開き、ステップＳ５０１に戻る。

第６実施例の構成では、動作している回路部の電源線は容量素子Ｃに接続されるため、電源ノイズを小さくできる効果がある。また、待機中は容量素子と切り離されるため、容量素子で発生するリーク電流を削減することができる。

以上本発明の実施例を説明したが、各実施例の構成が他の実施例と組み合わせることが可能であるのはいうまでもない。例えば、第１実施例の電源配線の構成は、他の実施例にも適用可能である。

また、説明した以外に各種の変形例が可能であることは当業者には容易に理解される。例えば、上記の実施例では、画像処理ＬＳＩに搭載されるメモリなどの記憶回路と論理回路部を例として説明したが、本発明はこれに限定されるものではない。

Claims

第１回路部、第２回路部、前記第１回路部の第１電源線、前記第２回路部の第２電源線及び前記第１電源線と前記第２電源線間を接続する接続スイッチを有する集積回路と、
前記集積回路の前記第１及び第２回路部へ供給する電源を生成して出力し、前記第２回路部への電源供給を制御する電源供給制御回路を有する電源供給部と、
前記電源供給制御回路及び前記接続スイッチを制御する電源制御部と、を備え、
前記電源制御部は、前記第２回路部の動作状態に応じて、電源を供給するように前記電源供給制御回路を制御すると共に、前記接続スイッチを閉じ、
前記電源供給制御回路は、スイッチであり、
前記電源供給部は、前記第１回路部へ供給する電源電圧を制御するＤＣ−ＤＣ変換器を備え、
前記電源制御部は、前記ＤＣ−ＤＣ変換器から出力する電源の電圧を制御し、
前記ＤＣ−ＤＣ変換器は、前記接続スイッチを閉じる時には、前記ＤＣ−ＤＣ変換器から、前記第２回路へ供給する電圧と同じ電圧の電源を出力するように制御すること
を特徴とする電子機器システム。
前記電源制御部は、前記第２回路部を動作状態にする時には、電源を供給するように前記電源供給制御回路を制御し、前記第２回路部を停止状態にする時には、電源を供給しないように前記電源供給制御回路を制御する請求項１に記載の電子機器システム。
前記電源制御部は、前記第２回路部を動作状態にする時には、前記接続スイッチを閉じるように制御し、前記第２回路部を停止状態にする時には、前記接続スイッチを開くように制御する請求項２に記載の電子機器システム。
前記第１回路部は、前記第２回路部の動作状態の制御値を保持するレジスタを備え、
前記電源制御部は、前記レジスタの制御値に応じて前記電源供給制御回路及び前記接続スイッチを制御する請求項１に記載の電子機器システム。
前記電源制御部は、前記集積回路内に設けられている請求項１に記載の電子機器システム。
第１回路部、第２回路部、前記第１回路部の第１電源線、前記第２回路部の第２電源線、電源用容量、前記第１電源線と前記電源用容量を接続する第１接続スイッチ及び前記第２電源線と前記電源用容量を接続する第２接続スイッチを有する集積回路と、
前記集積回路の前記第１及び第２回路部へ供給する電源を生成して出力し、前記第１回路部への電源供給を制御する第１電源供給スイッチ及び前記第２回路部への電源供給を制御する第２電源供給スイッチを有する電源供給部と、
前記第１電源供給スイッチ、前記第２電源供給スイッチ、前記第１接続スイッチ及び前記第２接続スイッチを制御する電源制御部と、を備え、
前記電源制御部は、前記第１回路部のみを動作状態にする時には前記第１電源供給スイッチ及び前記第１接続スイッチを閉じて、前記第２電源供給スイッチ及び前記第２接続スイッチを開き、前記第２回路部のみを動作状態にする時には前記第２電源供給スイッチ及び前記第２接続スイッチを閉じて、前記第１電源供給スイッチ及び前記第１接続スイッチを開き、前記第１回路部及び前記第２回路部を動作状態にする時には前記第１電源供給スイッチ、前記第２電源供給スイッチ、前記第１接続スイッチ及び前記第２接続スイッチを閉じ、前記第１回路部及び前記第２回路部の両方を停止状態にする時には前記第１電源供給スイッチ、前記第２電源供給スイッチ、前記第１接続スイッチ及び前記第２接続スイッチを開くことを特徴とする電子機器システム。